記事 ID: 000076487 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/07/15

IP で生成された MATLAB* モデルと HDL モデルの間で、シミュレーションにおける FFT インテル® FPGA IP出力結果に不一致が生じるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • FFT インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    FFT インテル® FPGA IP バージョン 19.1 の問題により、IP のデータ出力幅がサポートされている最大幅に構成されていない場合、シミュレーションで上記の問題が発生する可能性があります。

    解決方法

    この問題を回避するには、データ出力幅を IP でサポートされている最大幅に設定します。

    この問題は、現在のところ、FFT インテル® FPGA IPの将来のバージョンで修正される予定はありません。

    関連製品

    本記事の適用対象: 10 製品

    Arria® V FPGA & SoC FPGA
    Stratix® IV FPGA
    Arria® II FPGA
    インテル® MAX® 10 FPGA
    Cyclone® IV FPGA
    Stratix® V FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA
    Cyclone® V FPGA & SoC FPGA
    インテル® Cyclone® 10 FPGA
    インテル® Arria® 10 FPGA & SoC FPGA

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