HPS IP を搭載したArria V およびCyclone V デバイスを対象とするデザインのフィット後シミュレーションが正しく機能しなくなる場合があります。

デザインが Arria V または Cyclone V デバイスを対象とする場合、 ハード・プロセッサー・システム (HPS) IP を含む、フィット後シミュレーション 以下の状況で正しく機能しなくなる可能性があります。

• インターフェイスの hps2fpga データ幅が 32 ビットまたは 128 ビットに設定されている
• インターフェイスの fpga2hps データ幅が設定されている場合 ~ 32 または 128 ビット
• ユーザーが hps2fpga 出力周波数をクロックする場合 100 MHz 以外の場合

生成された Verilog 出力ファイル(.vo)を更新します。 フィット後のシミュレーション前に、EDA ネットリスト・ライターによる以下の手順に従ってください。

• 名前の付いたパラメーターを追加 DATA_WIDTH します。 Advanced に従って値を 32、64、または 128 のいずれかに設定します hps2fpga 。 eXtensible インターフェイス (AXI) のデータ幅。
• 名前の付いたパラメーターを追加 DATA_WIDTH して、 値を AXI に従って 32、64、または 128 のいずれかに設定します。 fpga2hps データ幅。
• 名前のパラメーター H2F_USER0_CLK_FREQ を追加 H2F_USER1_CLK_FREQ します H2F_USER2_CLK_FREQ 。、 . 周波数に応じてこれらのパラメーターの値を設定します。 のうち h2f_user0_clk 、 h2f_user1_clk および h2f_user2_clk ユーザー クロックを、それぞれ使用します。