クリティカルな問題
詳細
デザインが Arria V または Cyclone V デバイスを対象とする場合、 ハード・プロセッサー・システム (HPS) IP を含む、フィット後シミュレーション 以下の状況で正しく機能しなくなる可能性があります。
- インターフェイスの
hps2fpgaデータ幅が 32 ビットまたは 128 ビットに設定されている - インターフェイスの
fpga2hpsデータ幅が設定されている場合 ~ 32 または 128 ビット - ユーザーが
hps2fpga出力周波数をクロックする場合 100 MHz 以外の場合
解決方法
生成された Verilog 出力ファイル(.vo)を更新します。 フィット後のシミュレーション前に、EDA ネットリスト・ライターによる以下の手順に従ってください。
- 名前の付いたパラメーターを追加
DATA_WIDTHします。 Advanced に従って値を 32、64、または 128 のいずれかに設定しますhps2fpga。 eXtensible インターフェイス (AXI) のデータ幅。 - 名前の付いたパラメーターを追加
DATA_WIDTHして、 値を AXI に従って 32、64、または 128 のいずれかに設定します。fpga2hpsデータ幅。 - 名前のパラメーター
H2F_USER0_CLK_FREQを追加H2F_USER1_CLK_FREQしますH2F_USER2_CLK_FREQ。、 . 周波数に応じてこれらのパラメーターの値を設定します。 のうちh2f_user0_clk、h2f_user1_clkおよびh2f_user2_clkユーザー クロックを、それぞれ使用します。