記事 ID: 000076316 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Low Latency 40 および 100Gbps イーサネット IP コアのPHY_RXPCS_STATUSレジスター (オフセット0x326) のrx_pcs_ready信号とビット [0] が表明されていないのはなぜですか?

環境

  • 低レイテンシー 40G 100G イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル®低レイテンシー 40/100Gbps イーサネット IP コアの問題により、PHY_SCLR_FRAME_ERRORレジスターのビット [0] (オフセット0x324) が設定されている場合、PHY_RXPCS_STATUSレジスターのrx_pcs_readyおよびビット [0] はリンク・トレーニング中に表明されません。

    解決方法

    PHY_SCLR_FRAME_ERRORレジスターのビット [0] は、PHY_FRAME_ERRORレジスター (オフセット0x323) を読み取る場合にのみ設定してください。PHY_FRAME_ERRORレジスター (オフセット0x323) を読み取った後で、すぐにディ表明する必要があります。

    これは今後の Quartus® Prime 開発ソフトウェアのリリースでは修正される予定はありません。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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