記事 ID: 000076304 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

300MHz および 333MHz のCyclone V デバイスにおける LPDDR2 ハード・メモリー・コントローラーのハードウェア・エラー

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

この問題は LPDDR2 製品に影響を与えています。

Cyclone V デバイス (300 MHz または 333 MHz) を対象とした LPDDR2 デザイン ハード・メモリー・コントローラーのビット設定によりハードウェアでエラーが発生する SRAM オブジェクトファイル (.sof) の不一致。

解決方法

この問題の回避策は、LPDDR2 デザインを以下で実行することです。 Cyclone V デバイス (200 MHz または 267 MHz) のハード・メモリー・コントローラー 300 MHz または 333 MHz ではなく、LPDDR2-S4 を使用している場合 メモリーデバイスで tCCD 値を 1 から 2 に変更します。

この問題は、リリース 12.1 SP1 DP1 で修正されています。

関連製品

本記事の適用対象: 1 製品

Cyclone® V FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。