記事 ID: 000076247 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/05/05

SDI II インテル® FPGA IPデザイン例テストベンチで、さまざまなビデオパターンを設定するにはどうすればよいですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

テストベンチ・tb_top.v では、デフォルトで TEST_RECONFIG_SEQ は「ハーフ」に設定されています。ビデオパターンは、12GA->->3GA->HS->SD のシーケンスで再構成されます。

これは、リコンフィグレーションの優れた例ですが、モード向けの送信ビデオ・データ・パターンを詳細に表示するには時間が短すぎます。

 

 

解決方法

TEST_RECONFIG_SEQ・パラメーターを変更して、シミュレーションでさまざまなビデオ・パターンを設定します。

例えば、12G ビデオ・ビットストリームのシミュレーションを実行するには、「12GA」に変更します。

このパラメーターは、「フル」、「ハーフ」、「12GA」の複数のオプションをサポートします。など。

詳細な パラメーター値については 、tb_tasks.v を参照してください。

関連製品

本記事の適用対象: 3 製品

インテル® Cyclone® 10 GX FPGA
インテル® Arria® 10 FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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