記事 ID: 000076022 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

VCS は DDR、DDR2、DDR3 SDRAM ハイパフォーマンス・コントローラー II IP の機能シミュレーションを行う際にこの警告を生成します。 この警告は、コードが 4 ビットバスの 1 ビット LSB を 2 ビット入力に接続しているために表示されます。

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BUILT IN - ARTICLE INTRO SECOND COMPONENT
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VCS は DDR、DDR2、DDR3 SDRAM ハイパフォーマンス・コントローラー II IP の機能シミュレーションを行う際にこの警告を生成します。

 

この警告は、コードが 4 ビット・バスの 1ビット LSB を 2ビット入力に接続しているため、clk_reset scan_din入力のビット 2 がドライブ解除されているために表示されます。 平準化されたシーケンサーはmem_clks上でスキャンチェーンを使用しません。また、スキャンチェーンも使用しないので、これは非平準化デザイン (DDR2) には関係ありません。したがって、このメッセージは安全に無視できます。

 

Warning-[PCBW-W] ポート接続幅の不一致 &ltpath_name>/SdramController_PLL_Master_phy_alt_mem_phy.v、1395"clk」。次の 1 ビット式は、モジュール「SdramController_PLL_Master_phy_alt_mem_phy_clk_reset」の 2 ビット・ポート「scan_din」に接続され、インスタンス「clk」式: scan_din[0] lint=PCPCB を使用して詳細を確認します。

関連製品

本記事の適用対象: 3 製品

Stratix® IV GX FPGA
Stratix® IV GT FPGA
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