記事 ID: 000075991 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

rxvalid で、Stratix V GX デバイスで Gen3 ソフト PIPE を使用する際に Rate Match FIFO が SKP 挿入操作を実行する際に、時にディアサーティングに関する既知の問題がありますか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    はい。PCI Express Gen3 ソフト PIPE で既知の問題があります。ただし、Rate Match FIFO がStratix® V GX デバイスで SKP 挿入を実行すると、rxvalid が取り付け解除されることがあります。

    この問題は、一般的な基準クロックを使用しないシステムで生じます。一般的なクロックを使用しても問題は発生しません。

    解決方法

    この問題を回避するには、SKP 挿入中に rxvalid 信号を無視し、代わりに PIPE インターフェイスで rx warrantus を使用して、SKP 文字が挿入されたタイミングを確認します (rxsignus = 001)。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® V FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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