Altera®デバイスで ALTLVDS メガファンクションを介して専用 SERDES を使用する場合、サポートされているデータレートは、各デバイス・データシートの高速 I/O 仕様に表示されます。 ただし、これらのデータレートは、デバイス内の専用クロックネットワークにルーティングされる高速クロック最大周波数に基づいています。
並列クロック領域の最大周波数はデザインに依存します。 並列クロックドメインの最大周波数を決定する要因は次のとおりです。
- データレート
- スシリアライゼーションまたはデシリアライゼーション・ファクター
- デバイス速度グレード
- 並列ドメイン・クロック・ネットワーク
タイミング違反は、特にシリアル・クロック・ドメインへの並列転送において、パラレル (低速クロックとも呼ばれます) ドメインで発生する可能性があります。
シリアル・データ・レートに対する並列データレートを決定します。システムのシリアル・データ・レートを変更できないと仮定すると、トランスミッターのスタイレーション・ファクターとレシーバーのデシリアライゼーション・ファクターを増加させることで、並列データレートを下げることが可能です。
逆シリアル化または逆シリアル化ファクターを変更してもシステムのオプションでは得られない場合は、スピードグレードの速いデバイスを使用してタイミング要件を満たすことができます。
また、[Regional (地域)] または [Dual-Regional Routing Resources] を選択することで、並列クロックドメインのタイミングを改善することもできます。 tx_coreclock ALTLVDS_TXメガファンクション、または rx_outclock ALTLVDS_RXメガファンクションの中で。 Quartus® II ソフトウェアは、デフォルトでグローバル・ルーティング・リソースを選択できます。 ハイパフォーマンス I/O インターフェイスを使用すると、地域のクロック・ネットワークにより優れたタイミング結果が得られます。
ファンが取り付けtx_coreclock または rx_outclock デザインにグローバルなリソースが必要な場合は、ALTCLKCTRL メガファンクションをデザインに追加し、 inclkポートから rx_outclock または tx_coreclock 出力ポート。 ALTCLKCTRL メガファンクションのアウトクロック・ポートをコア・ファンアウトに接続します。 ALTLVDS 自動生成レジスターは、ALTLVDS メガファンクションの選択に応じた地域クロック・ネットワークを使用しますが、残りのロジックは ALTCLKCTRL メガファンクションで選択したグローバルリソースを使用します。
外部 PLL モード・オプションで ALTLVDS を使用している場合、デザインに 2 つの ALTCLKCTRL メガファンクションを追加する必要があります。 1 台は、ALTLVDS_RXによって駆動されるレジスターに使用される地域クロックとして設定する必要があります。 rx_out ポート、またはALTLVDS_TXを駆動するレジスター tx_in ポート。 もう 1 つの ALTCLKCTRL メガファンクションは、グローバルクロックとして設定する必要があります。 rx_outclock または tx_coreclock.
デザインが両方のタイプのクロック・ネットワークを使用していることを確認できます。 rx_outclockそして tx_coreclock コンパイルレポートでグローバル & その他の高速信号を表示します。