記事 ID: 000075696 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/27

警告: PLL クロスチェックで一貫性のない PLL クロック設定が見つかりました: 警告: ノード: <pll clock="" name="" output=""> 次の期間のベースクロックに対応する 1 つの生成されたクロックが見つかりませんでした。lgt:PLL 入力クロック期間:</pll>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

SDC ファイルで PLL 出力クロックに適切な制約がない場合、この警告メッセージが表示される場合があります。

すべての PLL 出力クロックを次のいずれかの方法で制約します。

1. 「derive_pll_clocks」を使用して PLL 出力クロックを自動的に制約するか、または

2.PLL 出力クロックを個別に制約するには、「create_generated_clock」を使用します。

を参照してください。 Time Warrant による高性能FPGA PLL 解析 (PDF) Time 2017 での PLL 分析の詳細については、Time 2017 を参照してください。

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