記事 ID: 000075656 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® L タイルおよび H タイル Avalon® PCI Express* 向けストリーミングおよびAvalon® メモリー・マップド IP が Gen3 ルートポートモードで動作しているときに修正可能なエラー / リンクダウントレーニングが表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Gen3 ルートポートモードでインテル® L タイルおよび H タイル Avalon® ストリーミングおよびAvalon® PCI Express* 向けメモリーマップド IP を使用する場合、H タイルと L タイルの両方で PCIe* アップストリーム・ポート (USP)/ダウンストリーム・ポート (DSP) Gen3 ルートポート IP に最適なプリセット・ビット設定が最適であるため、修正可能なエラーまたはリンクダウン・トレーニングが表示されることがあります。

    解決方法

    インテル® Quartus® Prime ソフトウェア・バージョン 20.2 以前では、この問題に対する回避策はありません。

    この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 20.3 以降で修正されています。

    以前のバージョンのソフトウェアからアップグレードする場合、以前のサブ最適な設定をインポートしないように、IP をクリーンから生成する必要があります。

    関連製品

    本記事の適用対象: 5 製品

    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 NX FPGA

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