詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.1 で生成された インテル FPGA IP デザイン例のインテル Interlaken (第 2 世代) の問題により、mgmt_clk信号には仮想ピンの割り当てが存在するため、トランシーバー・ツールキットがデバイス・ピンに割り当てられなくなります。
解決方法
この問題を解決するには、インテル FPGA IPデザイン例向けインテル® Interlaken (第 2 世代) の Quartus Settings File (.qsf) を開き、次の仮想ピン割り当てを PCB の 100MHz クロック信号への割り当てに置き換えます。
この割り当てを置き換えます。
set_instance_assignment -name VIRTUAL_PIN ON -to mgmt_clk
また、デザイン例のインテル® Interlaken (第 2 世代) を生成する際には、「ネイティブ PHY デバッグ・マスター・エンドポイント (NPDME) を有効にする」オプションを選択インテル FPGA IP必要があります。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション / スタンダード・エディション・バージョン 21.3 以降で修正されています。