記事 ID: 000075622 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/02/09

インテル® Stratix® 10 PCIe* IP が Gen 3 からの速度変更を要求した場合、ダイレクトスピードの変更が失敗する原因はなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 PCIe* ハード IP の問題により、以下の要件の両方を満たしている場合、Gen3 からダイレクト速度変更を実行する際に、電気的アイドル順序付けセット (EIOS) の送信に失敗する可能性があります。

    • Gen3 から指示された速度変更が要求され、
    • 遠端 TX は、インテル® Stratix® 10 PCIe* ハード IP より前にエレクトリカル・アイドル状態に入っています

    この問題は、初期リンクアップには影響しません。

    この問題は、インテル® Stratix®すべての 10 GX L タイル・デバイス (ES1、ES2、ES3 および製品)、すべての インテル® Stratix® 10 SX L タイル・デバイス (ES1 および製品版)、および インテル® Stratix® 10 GX H タイル ES デバイス (ES1、ES2) に影響します。 インテル® Stratix® 10 GX H タイル製品デバイスは影響を受けません。

     

     

    解決方法

    速度変更を実行するには、最初に列車を Gen1 の速度にダウンさせ、次に目的の速度に再トレーニングします。例えば、Gen3 から Gen2 に変更するには、まず Gen3 から Gen1 への速度変更を実行してから、Gen1 から Gen2 への速度変更を実行します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 18.0 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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