記事 ID: 000075567 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

LTSSM= Polling Compliance (準拠状態) で変更されたコンプライアンス・パターンを受信すると、インテル® Arria® 10 PCI* Express HIP セット・パターン・ロック・ビットが設定されないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    PCIe* 仕様によると、PCIe* ルートポートまたはエンドポイントの LTSSM がポーリング・コンプライアンス状態にあるとき、変更されたコンプライアンス・パターンを受信し、変更されたコンプライアンス・パターンにロックするときに、送信データのパターン・ロック・ビットを設定する必要があります。インテル® Arria® 10 PCIe* ハード IP に問題があるため、変更されたコンプライアンス・パターンにロックされることはありません。インテル Arria 10 PCIe* ハード IP では、データパターン4A_BC_B5_BC {D10.2、K28.5、D21.5、K28.5} が次のシーケンスのいずれかになります。

    1. BC_4A_B5_BC { K28.5、D10.2、D21.5、K28.5}
    2. BC_BC_4A_B5 { K28.5、K28.5、D10.2、D21.5}
    3. B5_BC_BC_4A { D21.5、K28.5、K28.5、D10.2 }
    4. 4A_B5_BC_BC { D10.2、D21.5、K28.5、K28.5}

     

    解決方法

    このエラッタの回避策はありません。ユーザー・アプリケーションは制限を認識し、このシナリオに注意する必要があります。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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