記事 ID: 000075565 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Arria® 10 およびインテル Cyclone® 10 PCI Express Gen1 および Gen2 PIPE PHY が正しくリンクされないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® Prime* バージョン 17.1 以前のトランシーバー・キャリブレーション・コードに問題があるため、Gen1 および Gen2 構成用に構成されたインテル Arria® 10 およびインテル Cyclone® 10 PCIe* PIPE PHY は、トレーニングを正しくリンクして L0 状態に達しない場合があります。

解決方法

この問題は、インテル Quartus Prime* v17.1.1 以降修正されています。

 

関連製品

本記事の適用対象: 4 製品

インテル® Arria® 10 GX FPGA
インテル® Cyclone® 10 FPGA
インテル® Arria® 10 GT FPGA
インテル® Arria® 10 SX SoC FPGA

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