記事 ID: 000075518 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

Stratix V のpld_clkにcoreclkout_hipを接続するにはどうすればよいですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PCI Express* のStratix® IV ハード IP では®一部の設定で次の設定が可能です。pld_clk PLL から駆動されるには、次に coreclkout_hip. この実装は、Stratix V ハード IP を使用する場合はサポートされていません。

解決方法

Stratix V の場合は、 pld_clk 宛先 coreclkout_hip pci Express ユーザーガイドのStratix V ハード IP のクロック信号セクションのクロック信号ハード IP 実装表に示されているように。

関連製品

本記事の適用対象: 3 製品

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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