記事 ID: 000075460 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Quartus® II v15.0 搭載トリプル・スピード・イーサネット IP コアでホールドタイム違反が発生するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 15.0 の問題により、特にArria® V、Arria® 10、Cyclone® V、Stratix® V デバイスファミリーを対象とするマルチチャネル・トリプル・スピード・イーサネット IP コア・デザインでは、待ち時間に関する違反が見られます。

    解決方法

    この問題を回避するには、次の Synopsys デザイン制約ファイルを追加します (.sdc) 制約をプロジェクト SDC ファイルに挿入します。
    {[string equal "quartus_sta" $::Time PluggInfo(nameof4utable)] } {

    set_min_delay -[get_keepers {**}] から [get_keepers {*}] 0.0ns

    } else {

    set_min_delay -[get_keepers {**}] から [get_keepers {**}]

    }

     

    *注: ホールドタイム違反が継続した場合、「」を「0.1ns」から「0.2ns」に増加します。

     

    その他の関連推奨事項については、トリプルスピード・イーサネット MegaCore ファンクション・ユーザーガイドの「表 2-2: 推奨 Quartus® II ピン割り当て」を参照してください。


    IEEE 1588v2 機能が有効で、Arria V デバイスファミリーを対象とする TSE IP の場合、上記の回避策に加えて次のパッチを適用してください。
    該当する Quartus® II ソフトウェア・バージョン 15.0 patch 0.14 を以下のリンクからダウンロードしてください。

     


     

    これは、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

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