記事 ID: 000075446 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/27

Stratix IV GX デバイス向け PCI Express (PIPE) x4 および x8 構成のレートスイッチ・ポートを制御するにはどうすればよいですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

GEN2 データレート向け PCI Express (PIPE) x4 および x8 構成でStratix® IV GX トランシーバーをインスタンス化すると、ALTGX MegaWizard® プラグイン・マネージャー rateswitch   は、それぞれ 4 ビットおよび 8 ビット幅の入力ポートを提供します。

 

Alteraは、 rateswitch[0] 上記の構成をシミュレートするときにポートのアサーシングが rateswitch 機能を実行することを確認しました。ポートの残りのビット rateswitch rateswitch[7:1] (PCI Express (PIPE) x8 構成および rateswitch[3:1] PCI Express (PIPE) x4 構成) は機能しません。

 

回避策: Alteraは、0 以外のすべてのビットを接続することを推奨します rateswitch[0]

関連製品

本記事の適用対象: 2 製品

Stratix® IV FPGA
Stratix® IV GX FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。