記事 ID: 000075441 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Low Latency Ethernet 10G MAC インテル® FPGA IPを使用する場合、プライオリティー・ベースのフロー制御 (PFC) 実装で XON 要求を受信した後で、avalon_st_rx_pfc_pause_data 信号が 1 つのクロックサイクルのみでデアサーするのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェアのバージョン 18.0 以前のバージョンに問題があるため、PFC の実装で XON 要求を受信した後、低レイテンシー・イーサネット 10G MACインテル® FPGA IPのavalon_st_rx_pfc_pause_data信号は 1 つのクロックサイクルのみでディサーティングされます。avalon_st_rx_pfc_pause_data信号は、quanta の一時停止の期限が切れるか、ゼロになるまで、引き続きアサートされます。

    解決方法

    回避策はありません。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・バージョン 18.1 以降修正されています。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Cyclone® 10 FPGA
    インテル® Arria® 10 FPGA & SoC FPGA

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