記事 ID: 000075422 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/04/30

Stratix® 10 100G イーサネット・ソフト IP コアが ES デバイスのタイミング・クロージャーに失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    1SG280HU2F50E2VGS1 などの非生産 (ES) Stratix® 10 デバイスの場合、すべてのシードでタイミング・クロージャーが達成されない場合があります。

    解決方法

    タイミング収束を達成するためにシードスイープしてください。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 GX FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。