記事 ID: 000075406 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/10/31

LVDS 外部 PLL モード向け IOPLL IP を使用する際、冗長なlvds_clkと出力ポートをロードする理由とは?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    PLL 数
    IOPLL インテル® FPGA IP
    LVDS SERDES インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime ソフトウェア・バージョン 17.1 の問題により、外部 PLL LVDS モードの IOPLL IP を生成すると、2 つのlvds_clkおよび出力ポートをロードします。

イネーブル LVDS_CLK/LOADEN0 オプションがオンの場合、RTL には正しく 5 つの出力ポートが含まれています。

 

 

解決方法

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション / スタンダード・エディションのバージョン 19.3 以降で修正されています。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 GX FPGA
インテル® Stratix® 10 SX SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。