記事 ID: 000075375 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/03/22

低レイテンシー 40G および 100Gbps イーサネット MAC 一時停止クアンタ時間が予想より短くなるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    低レイテンシー 40G 100G イーサネット
    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

IEEE 規格 802.3 図 31b-2 では、トランスミッターがアイドルになるまで、ポーズ・タイマーに受信されたクアンタ値をロードすべきではない、と記載されています。

この仕様の側面は、低レイテンシー 40G および 100Gbps イーサネット MAC および PHY Megacore® 機能フロー制御の実装には実装されていません。

そのため、ポーズクアンタがロードされているときに TX がアイドル状態でない場合、要求されたポーズ時間が予想より短くなることがあります。

解決方法

この問題は現在修正予定ではありません。

関連製品

本記事の適用対象: 4 製品

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
インテル® Arria® 10 FPGA & SoC FPGA

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