記事 ID: 000075351 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/27

Stratix V、Arria V、Cyclone V ルートポート PCIe HIP の0x2Cに0x24コンフィグレーション・スペース・レジスターを編集するにはどうすればよいですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
  • Arria® V PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Stratix® V PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Arria® V PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Cyclone® V PCI Express* のハード IP インテル® FPGA IP
  • Cyclone® V PCI Express* のハード IP インテル® FPGA IP
  • Stratix® V PCI Express* のハード IP インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime ソフトウェアの問題により、Stratix® V、Arria® V、およびCyclone® V デバイス向けのルートポート・モード PCI Express* ハード IP (PCIe* HIP) の0x24、0x28、および0x2Cのコンフィグレーション・レジスターは書き込み可能ではありません。これらのレジスターからすべて 0 が返されます。
    0x24: プリフェッチ可能メモリーベース / 制限
    0x28: プリフェッチ可能メモリーベース上位 32 ビット
    0x2C: プリフェッチ可能メモリー制限上限 32 ビット

    解決方法

    /synthesis/.v ファイルをテキスト・エディターで開きます。
    [.prefetchable_mem_window_addr_width_hwtcl (0)] を [.prefetchable_mem_window_addr_width_hwtcl (1)] に変更します。
    エディターを閉じて、インテル® Quartus® プロジェクトをコンパイルします。

    #Note この問題はルートポート構成に対してのみ発生します。エンドポイントは、BAR5、予約済み、サブシステム・デバイス ID/ベンダー ID でこれらのレジスター位置を使用します。これらはホストによってプログラムされ、ユーザー・アプリケーションはこれらのレジスターのプログラミングを試みるべきではありません。エンドポイント構成では、これらのレジスターからすべての 0 を読み込む必要があります。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    Arria® V FPGA & SoC FPGA
    Stratix® V FPGA
    Cyclone® V FPGA & SoC FPGA

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