はい。Stratix® V トランシーバー・デバイスを使用する場合、Interlaken 100G IP のトランシーバー・チャネル配置を以下の制限内でインターリーブできます。
x12 チャネル、100G Interlaken IP を実装する場合、IP 内に 2 つの x6 チャネル・トランシーバー PHY が実装されます。同様に、x24 チャネル、100G Interlaken IP を実装すると、IP 内に 4 つの x6 チャネル・トランシーバー PHY がインスタンス化されます。
6 個のチャネルの各論理グループが単一の物理トランシーバー・ブロック内に収まるようにする限り、トランシーバー・チャネルの配置をインターリーブできます。
例えば、論理レーン 2 はトランシーバー・ブロック 1 に配置されますが、レーン 0-1 とレーン 3-5 はトランシーバー・ブロック 0 に配置されるため、次の x12 チャネルの配置は不正となります。同様に、論理レーン 11 はトランシーバー・ブロック 0 に配置されますが、レーン 6 ~ 10 はトランシーバー・ブロック 1 に配置されます。
トランシーバー・ブロック 1
GXB_[Tx,Rx]_[L,R]11] = 論理レーン 2
GXB_[Tx,Rx]_[L,R_10] = 論理レーン 8
GXB_[Tx,Rx]_[L,R]9] = 論理レーン 9
GXB_[Tx,Rx]_[L,R]8] = 論理レーン 10
GXB_[Tx,Rx]_[L,R]7] = 論理レーン 6
GXB_[Tx,Rx]_[L,R]6] = 論理レーン 7
トランシーバー・ブロック 0
GXB_[Tx,Rx]_[L,R_5] = 論理レーン 5
GXB_[Tx,Rx]_[L,R_4] = 論理レーン 11
GXB_[Tx,Rx]_[L,R]3] = 論理レーン 3
GXB_[Tx,Rx]_[L,R]2] = 論理レーン 4
GXB_[Tx,Rx]_[L,R_1] = 論理レーン 0
GXB_[Tx,Rx]_[L,R_0] = 論理レーン 1
論理チャネル 0-5 がすべてトランシーバー・ブロック 0 に、論理チャネル 6~ 11 がすべてトランシーバー・ブロック 1 に存在するため、以下は合法的な x12 チャネルのインターリーブ・チャネル配置となります。
トランシーバー・ブロック 1
GXB_[Tx,Rx]_[L,R]11] = 論理レーン 11
GXB_[Tx,Rx]_[L,R_10] = 論理レーン 8
GXB_[Tx,Rx]_[L,R]9] = 論理レーン 9
GXB_[Tx,Rx]_[L,R_8] = 論理レーン 10
GXB_[Tx,Rx]_[L,R]7] = 論理レーン 6
GXB_[Tx,Rx]_[L,R_6] = 論理レーン 7
トランシーバー・ブロック 0
GXB_[Tx,Rx]_[L,R_5] = 論理レーン 5
GXB_[Tx,Rx]_[L,R]4] = 論理レーン 2
GXB_[Tx,Rx]_[L,R]3] = 論理レーン 3
GXB_[Tx,Rx]_[L,R]2] = 論理レーン 4
GXB_[Tx,Rx]_[L,R_1] = 論理レーン 0
GXB_[Tx,Rx]_[L,R_0] = 論理レーン 1