記事 ID: 000075173 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/28

エラー (10170): Verilog HDL 構文エラー時 <verilog_file>テキスト "," 付近の .v (line_number)劌卉</verilog_file>

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアのバージョン 13.1 以降の問題により、ブロックデザインファイル () から変換された Verilog HDL ファイルをコンパイルすると、次のエラーが表示される場合があります。bdf)

    エラーの原因は、生成された Verilog HDL ファイルにポート接続に追加のコンマが含まれているためです。

    解決方法

    このエラーを回避するには、< Verilog_file >.v(line_number)の余分なコンマを手動で削除してください。

    この問題は、インテル® Quartus® II ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。