記事 ID: 000075084 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/28

警告 (10230): Verilog HDL アサインメントに関する警告 <design>.v(): ターゲット n のサイズに一致するサイズ 32 の値を縮小</design>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

以下の例に示すように、Quartus® II ソフトウェアで Verilog HDL でアンビット整数を合成すると、この警告が表示される場合があります。

reg [8:0] COUNT;

always @ (posedge CLK or posedge RST)
begin
   COUNT = COUNT 1;

この警告が表示されるのは、1 がデフォルトで 32 ビットに設定されているアンセズライズ整数のス範囲であるためです。

解決方法

この警告を回避するには、1 ではなく 1'b1 を使用してください。

   COUNT = COUNT 1'b1;

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