記事 ID: 000074993 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2014/12/10

SGMII モードを使用する場合、トリプルスピード・イーサネット IP コアのAuto_Negotiation機能を構成する方法は?

環境

  • インテル® Quartus® II ソフトウェア
  • イーサネット
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    トリプルスピード・イーサネット MegaCore® ファンクションのAUTO_NEGOTIATION_ENABLEレジスターとUSE_SGMII_ANレジスターの両方に 0 を設定して、SGMII オートネゴシエーション機能をオフにする必要があります。

     

     

     

    解決方法

    SGMII オート・ネゴシエーション機能を有効にするには、AUTO_NEGOTIATION_ENABLEレジスターとUSE_SGMII_ANレジスターの両方に 1 を設定する必要があります。SGMII コンフィグレーションの詳細については、トリプルスピード・イーサネット MegaCore 機能ユーザーガイド (PDF) の SGMII を使用したトリプルスピード・イーサネット・ システムのセクションを参照してください。

    関連製品

    本記事の適用対象: 32 製品

    インテル® Arria® 10 SX SoC FPGA
    Cyclone® III FPGA
    Arria® II GZ FPGA
    Arria® II GX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    Arria® V GX FPGA
    Cyclone® III LS FPGA
    Arria® V GZ FPGA
    Cyclone® V E FPGA
    Stratix® V GX FPGA
    Cyclone® V ST SoC FPGA
    Stratix® II FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® III FPGA
    Stratix® II GX FPGA
    Cyclone® IV E FPGA
    Cyclone® IV GX FPGA
    Stratix® IV E FPGA
    Cyclone® V SE SoC FPGA
    Stratix® V E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Arria® V GT FPGA
    インテル® Stratix® 10 GX FPGA
    インテル® Arria® 10 GX FPGA
    インテル® Arria® 10 GT FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。