記事 ID: 000074935 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/07/30

ena 入力がデアサートされている場合、クロック・コントロール・ブロック・インテル® FPGA IP (ALTCLKCTRL) のアウトクロックが無効でないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • ALTCLKCTRL インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    クロック・コントロール・ブロック・インテル® FPGA IP (ALTCLKCTRL) が「外部パス用」モードで構成されている場合、この問題が発生する可能性があります。

    これは、このモードでは ena 入力が内部で使用されていないためです。

    解決方法

    この問題の回避策はありません。

    この情報は、クロック・コントロール・ブロック (ALTCLKCTRL) IP コア・ユーザーガイドの今後のバージョンで更新される予定です。

    関連製品

    本記事の適用対象: 3 製品

    Cyclone® V FPGA & SoC FPGA
    Arria® V FPGA & SoC FPGA
    Stratix® V FPGA

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