記事 ID: 000074745 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Altera Soft LVDS IP for MAX 10 デバイスを使用する際にコアロジックに「ddio_l_reg」が実装されている場合、タイミング性能に問題がありますか?

環境

  • ソフト LVDS インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    MAX®10 デバイスでは、Altera® Soft LVDS IP を使用すると、ddio_h_regが I/O エレメント内にあり、ddio_l_regがコアロジック内にあることが確認できます。これは実装が予想されるものであり、タイミングのパフォーマンスには影響しません。

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    本記事の適用対象: 1 製品

    インテル® MAX® 10 FPGA

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