記事 ID: 000074671 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/07/12

インテル® Stratix® 10 MLAB RAM は、VHDL ネットリストを使用したゲートレベルのシミュレーションで、不明な出力値を生成するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 19.1 以前の インテル® Stratix® 10 デバイス・シミュレーション・モデルの問題により、VHDL ネットリスト (*.vho) を使用したゲートレベルのシミュレーションで、不明な (x) MLAB RAM 出力値が表示されることがあります。

    解決方法

    この問題を回避するには、ゲートレベルのシミュレーションで MLAB RAM の Verilog ネットリスト (*.vo) を使用します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション / スタンダード・エディションのバージョン 19.3 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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