記事 ID: 000074586 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

PLL 入力を ALTMEMPHY ベースのメモリー・コントローラー・デザイン用の専用クロック入力ピンに接続する必要があるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

出力クロック・ジッターを最小限に抑えるために、ALTMEMPHY PLL へのリファレンス入力クロックピンは、グローバルまたは地域のクロック・ネットワークを使用してコアを経由して配線しないでください。

 

PLL への基準入力クロック信号は、PLL の隣接する専用クロック入力ピンまたは隣接する PLL からのクロック出力信号で駆動する必要があります。

 

入力遅延と出力遅延は、その特定の PLL に関連付けられた専用クロック入力ピンがクロックソースとして使用される場合にのみ完全に補償されます。

 

PLL のクロックソースがその特定の PLL の専用クロックピンでない場合、ジッターが増加し、タイミングマージンが発生するため、そのデザインには追加のグローバルまたは地域クロックが必要となる場合があります。

 

したがって、専用 PLL 入力クロックピンは、ALTMEMPHY PLL のクロックソースで強く評価されます。

 

リファレンス・クロックが別の PLL からカスケード接続されている場合、そのアップストリーム PLLは補償モードおよび低帯域幅モードで設定する必要があります。

関連製品

本記事の適用対象: 1 製品

Stratix® III FPGA

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