記事 ID: 000074528 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Arria 10、Stratix V、Arria V または Cyclone V デバイスのAltera PLL リコンフィグレーション IP に既知の問題がありますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • PLL リコンフィグレーション・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    はい。インテル® Quartus® Prime 開発ソフトウェアのバージョンが 16.1 より前のArria® 10、Stratix® V、Arria V、Cyclone® V デバイスのAltera® PLL リコンフィグレーション IP に問題があります。

    この IP では、コンフィグレーション中の PLL から供給される非同期信号である、ロックされた信号の同期が欠けています。これにより、ロックされた信号が供給するリコンフィグレーション・コントロール・ステート・マシンの誤動作を引き起こすリスクが小さく、mgmt_clkドメインで動作します。これにより、再構成要求が失敗する可能性があります。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・バージョン 16.1 で修正されています。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    Stratix® V FPGA
    Arria® V FPGA & SoC FPGA
    Cyclone® V FPGA & SoC FPGA

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