記事 ID: 000074469 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/06/29

Quartus® II ソフトウェアが、40G BaseKR IP の 4 グループ以上をインテル® Stratix® V デバイスの片面に収まらないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® V デバイスの片面に 40G BaseKR IP のグループを 4 つ以上配置すると、次のエラーメッセージが表示される場合があります。

エラー (175001): フラクショナル PLL を配置できませんでした

エラー (177012): フラクショナル PLL フィードバック出力からフラクショナル PLL へのルートが輻輳しています

このエラーは、fPLL フィードバック・クロックの輻輳が原因で、リファレンス・クロック補正に配線リソースを追加する必要がある fPLL によって引き起こされます。

解決方法

この問題を回避するには、Quartus® II 設定ファイル (.qsf) に次の行を追加することで、PLL 補正モードを「直接補正」モードに変更できます。

DIRECT -to *| |alt_e40_pma_sv_kr4:GEN_40BIT_PMA_SV PLL_COMPENSATION_MODE-name をset_instance_assignmentします。GEN_KR4_SV.pma|altera_pll_156M~FRACTIONAL_PLL

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 2 製品

Stratix® V GX FPGA
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