クリティカルな問題
詳細
この問題は DDR3 製品に影響を与えています。
HPC II メモリー・コントローラーがシームレスに実行できない可能性があります。 四半期レートでの順次読み取り / 書き込みトランザクションの連続 デザイン。
解決方法
この問題の回避策は、alt_mem_ddrx_controller.v ファイルを変更することです。 以下に説明するように。
エディターでalt_mem_ddrx_controller.v ファイルを開き、 次の行:
localparam CFG_MAX_PENDING_RD_FPGA = 16; localparam CFG_MAX_PENDING_WR_FPGA = 8。
上記の行では、16 を 32 に変更し、8 を 16 に変更します。
この問題は今後のリリースで修正される予定です。