記事 ID: 000074387 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

外部 PLL モードの場合、トランシーバー PLL のoutclk_0ポートをトランシーバー・ネイティブ PHY のext_pll_clk入力ポートに接続していない場合、Stratix® V および Arria® V GZ トランシーバー・デバイスでこのエラーが発生する可能性があります。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    外部 PLL モードの場合、トランシーバー PLL のoutclk_0ポートをトランシーバー・ネイティブ PHY のext_pll_clk入力ポートに接続していない場合、Stratix® V および Arria® V GZ トランシーバー・デバイスで以下のエラーが発生する可能性があります。

     

    エラー:Clock Divider node'inst|altera_xcvr_native_sv:txcvr_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch:tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'が「CLKCDRLOC」ポートに正しく接続されていません。

    関連製品

    本記事の適用対象: 4 製品

    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA
    Stratix® V GS FPGA

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