詳細
L=8 構成を使用して JESD204B デザイン例を生成する場合、 インテル® Quartus® ソフトウェアのデザイン例をコンパイルすると、次のようなクリティカルなエラーが発生します。 警告：
Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.
解決方法
トランシーバーをノンボンド・モードで引き続き使用するには、シリアルデータを再割り当てします。 ピンの最小間隔要件を満たす連続バンク内のピン ATX PLL。ボンディング・モードの場合、xN ボンディングされたコンフィグレーションで単一の ATX PLL を使用してクロックを実行します。 2 バンクのトランシーバー・チャネルに接続します。
この問題は今後のリリースで修正される予定です。