記事 ID: 000074131 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

RST ビットのカウンター・コントロール・レジスターが 1 に設定されている場合、Avalon-ST データパターン・チェッカー IP がすべての内部カウンターと統計をリセットできないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    検証
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

エンベデッド・ペリフェラル IP ユーザーガイド(AGILE-01085 | 2019.04.01) に問題があるため、表 398 の RST ビット・カウンター・コントロール・レジスターを bit[8] と誤って定義しました。カウンター・コントロール・フィールドの説明。
実際、RST ビットはビットである必要があります[1]。
ビット [1] のカウンター・コントロール・レジスターを 1 に書き込むことで、すべてのカウンターと統計をリセットできます。

解決方法

この問題は、今後のリリースのエンベデッド・ペリフェラル IP ユーザーガイドで解決される予定です。

関連製品

本記事の適用対象: 6 製品

インテル® Cyclone® 10 GX FPGA
Cyclone® IV E FPGA
インテル® Stratix® 10 GX FPGA
インテル® Cyclone® 10 LP FPGA
インテル® Arria® 10 GX FPGA
インテル® Stratix® 10 TX FPGA

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