記事 ID: 000074124 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/06/14

シミュレーションでカスケード接続された IOPLL IP 出力から誤った周波数が発生する理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • IOPLL インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Arria® 10、インテル Cyclone 10 GX、インテル® Stratix® 10 デバイスのカスケード接続された IOPLL IP のシミュレーション中に、®誤った周波数または動作が見られます。

    これは、デフォルトでは IOPLL IP から生成されるシンプルなシミュレーション・モデルのバグが原因です。

    解決方法

    これを回避するには、IOPLL IP 生成前に物理 PLL 設定で PLL 自動リセット オプションを有効にします。これにより、この問題の影響を受けず、高度なシミュレーション・モデルが可能になります。

    この問題は、インテル® Quartus® Prime ソフトウェア・バージョン 22.1 で修正されました。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Cyclone® 10 GX FPGA
    インテル® Arria® 10 FPGA & SoC FPGA

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