記事 ID: 000074074 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

eSRAM インテル® Stratix® 10 FPGA IP のチャネルが正しいデータを返していないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • オンチップメモリー (RAM または ROM) インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    eSRAM インテル® Stratix® 10 FPGA IP がデザインに含まれていると、一部のチャネルで不正なデータまたはすべての「ゼロ」データが表示される場合があります。

    解決方法

    この問題を回避するには、リセット・リリース・インテル® FPGA IPを含め、リセット・リリース ・インテル FPGA IPのnINIT_DONE 出力信号を eSRAM インテル Stratix® 10 FPGA IP の入力信号 c_sd_n_0 に接続します。

     

    この情報は、インテル Stratix 10 エンベデッド・メモリー・ユーザーガイド に記載されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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