UniPHY を使用した QDR II および QDR II SRAM コントローラーに VHDL を選択または UniPHY を使用した RLDRAM II コントローラーを選択すると Verilog HDL IP コアが提供されます

DisplayPort IP コアは、デザインのrx_vid_locked信号をインテグレー RBR モード。レシーバーにデータが表示されません。

シミュレーションでは、RBR モードではデザインをテストできません。シミュレーション テストは一定期間後にタイムアウトします。

VHDL IP コアを生成するには、次の手順に従います。

1. テキストエディターで開く <Quartus® II ディレクトリー>\ip\altera\uniphy\lib\altera_uniphy_qdrii_hw.tcl。�
2. 表示される文字列「 LANGUAGE 」を検索します。 次のコードで: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. この行を次のコードに変更します。 append param_str ",LANGUAGE=vhdl"�
4. 次の文字列の検索を続けます。 LANGUAGE" " は次のコードに表示されます。if {[string compare -nocase [get_generation_property HDL_LANGUAGE]� verilog] == 0} {� add_file /.v {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VERILOG_FILE \[file� join $::quartus(qip_path) .v\]"� } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }�
5. if行、行をコメントアウト else します。 および条件セクションのコードブロックは、コードが 「 」 ブロック内では else 、次のように常に実行されます。 次のコード:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} {� # add_file /.v {SYNTHESIS SUBDIR}� # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]"� # } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join� $::quartus(qip_path) .vhd\]" # }
6. MegaWizard インターフェイスを使用して UniPHY ベースの生成 IP コア。

Verilog HDL IP コアを生成するには、元の altera_uniphy_qdrii_hw.tclファイルを復元します。