HiSPi (高速ピクセル・インターフェイス) イメージャー接続のデザイン例

お勧めの用途:

  • デバイス: Cyclone® V

  • Quartus®: バージョン 12.1

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図 1 – HiSPi デザイン例 (FPGA ブロック)。

高速ピクセル・インターフェイス (HiSPi) デザイン例では、Cyclone® V FPGA を使用して、Aptina HiSPi シリアルインターフェイスからストリーミング・ビデオをキャプチャーします。FPGA は、イメージャーからピクセルデータを受け取ります。

このデザイン例では、以下の機能を実現しています。

  • I2C を介して Aptina センサーを構成し、HiSPi 経由でビデオパターンを出力します
  • Avalon® メモリーマップド (Avalon-MM) バス経由で Qsys コンポーネントを構成します
  • HiSPi 信号をデシリアライズします
  • デシリアライズされたストリームを解析し、アクティブなビデオデータを抽出します
  • Avalon®-ST ビデオ接続を介してアクティブなビデオデータを出力します
  • Receives and monitors the Avalon-ST ビデオ・データを受信して監視し、統計情報を記録してエラーを検出します

ハードウェア仕様:

  • 5CGXFC7D6F31C7ES デバイス搭載 Cyclone V デベロップメント・キット
  • Terasic AHA-HSMC アダプターボード Aptina MT9M024 ヘッドボード

デザインの実装と実行に使用するソフトウェア・ツール:

  • Quartus® II バージョン 12.1 ソフトウェア
  • Qsys システム設計ツール
  • システム・コンソール・デバッグ・ツール

このデザインは、以下の HISPI 構成をサポートしています。

  • HiSPi パケット化モード
  • エンベデッド・データは許容されますが、破棄されます
  • 4 レーン、20 ビットピクセル: 10 ビット HiSPi ワードサイズ
  • 2 レーン、14 ビットピクセル: 14 ビット HiSPi ワードサイズ
  • 2 レーン、12 ピットピクセル。12 ビット HiSPi ワードサイズ
  • HiSPi クロック・トランジションの中心は、HiSPi データ・トランジションの間になります
  • HiSPi SLVS 低 VCM レベル (SLVS 電力は 0.4 V)

製品名 デバイスサポート サポート対象の開発キット プラットフォーム・デザイナー (旧 Qsys) 準拠 Quartus® II バージョン
HiSPi イメージャー接続のデザイン例 Cyclone V (GX) Cyclone® V GT FPGA 開発キット ✓ 12.1
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デザイン例のダウンロード

このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。

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