ビデオ / 画像処理スイート・インテル® FPGA IP

概要

インテル® FPGA ビデオ / 画像処理スイートは、カスタムのビデオおよび画像処理デザインの開発を容易にするために使用できるインテル® FPGA Intellectual Property (IP) 機能のコレクションです。これらのインテル® FPGA の IP ファンクションは、ビデオ監視、ブロードキャスト、ビデオ会議、医療および防衛用イメージングなど、さまざまな画像処理およびディスプレイ・アプリケーションでの使用に適しています。

ビデオ / 画像処理スイートは、色空間変換などの単純なビルディング・ブロック機能から、プログラム可能な多相スケーリングを実装できる高度なビデオ・スケーリング機能まで、さまざまなコアを備えています。 

  • すべての VIP コアは、オープンでオーバーヘッドの少ない Avalon® ストリーミング・インターフェイス (Avalon-ST) 規格を使用しているため、簡単に接続できます。
  • VIP コアを使用すると、インテル® Quartus® Prime Lite または Standard Edition ソフトウェアと関連するプラットフォーム・デザイナーを用いて、カスタムのビデオ処理シグナル・ チェーンを素早く構築できます。
  • ビデオおよび画像処理コアを独自の IP と組み合わせることができます
  • プラットフォーム・デザイナーを使用して、組み込みプロセッサーと周辺機器を自動的に統合し、アービトレーション・ロジックを生成できます。
  • 8K で 60fps 以上のビデオに対応できます
機能

ビデオ / 画像処理スイート インテル® FPGA IP ファンクション

インテル® FPGA IP ファンクション

詳細

2D FIR フィルター II画像データのストリームに 3 x 3 、 5 x 5 、または 7 x 7 の有限インパルス応答 (FIR) フィルターを使用し、画像をソフトまたはシャープにします 。
アルファブレンディング・ミキサーとミキサー II複数の画像ストリームをミックスまたはブレンドします (テキスト・オーバーレイやピクチャーインピクチャーの実装に役立ちます)。
Avalon®-ST ビデオモニター追加で遅延を増やさずにビデオのデータパケットをキャプチャーし、ビデオのトレース・データを収集するためにトレース・システム IP に接続します。
Avalon®-ST ビデオ・ストリーム・クリーナー入力データ・ストリームにある不完全なシーケンスやエラーケースを削除、修復し、
暗黙の完全なユースモデルに準拠する出力ストリームを生成します。
クロマ・リサンプラー II画像フレームのクロマデータのサンプリング・レートを変更します (例: 4:2:2 から 4:4:4 または 4:2:2 から 4:2:0)。
クリッパー IIビデオストリームをクリップする方法を提供し、コンパイル時または実行時に構成できます。
クロックド・ビデオ入力 (CVI)、クロックド・ビデオ入力 II (CVI II)、クロックド・ビデオ出力 (CVO)、およびクロックド・ビデオ出力II (CVO II)クロックド・ビデオ・インターフェイス IP コアは、クロックド・ビデオ・フォーマット (BT656、BT1120、DVI など) を Avalon-ST ビデオに変換でき、その逆もできます。
カラー・プレーン・シーケンサー II
Avalon®-ST インターフェイスによるカラー・プレーン・サンプルの転送方法を変更します。この機能は、ビデオストリームの分割 / 結合に使用でき、カラー・プレーン・サンプルの配線を制御します。
カラー・スペース・コンバーター II (CSC II)RGB から YCrCb などのさまざまな異なる色空間同士で画像データを変換します。
設定可能な保護バンド設定可能な保護バンド IP コアは、入力ビデオ・ストリームの各カラープレーンを保護バンドの上限値と下限値と比較します。
コントロール・シンクロナイザービデオストリームに加えられた変更を 2 つの機能間でリアルタイムに同期させます。
デインターレーサー IIモーション・アダプティブ・インターレース解除アルゴリズムを使用して、インターレース・ビデオ形式をプログレッシブ・ビデオ形式に変換します。「bob」および「weave」アルゴリズム、低角度エッジ検出、3:2 ケイデンス検出、および低レイテンシーにも対応しています。
フレームバッファー IIビデオフレームを外部 RAM にバッファーします。このコアは、フレームのドロップと繰り返しのため、さまざまなオプションを備えたダブルまたはトリプル・バッファリングをサポートします。
フレームリーダー II外部メモリーからビデオデータを読み出し、ストリームとして出力します。
ガンマ・コレクター II
ビデオストリームをディスプレイ・デバイスの物理的特性に合わせて修正できるようにします。
インターレーサー II
入力プログレッシブ・フレームの半分のラインをドロップすることにより、プログレッシブ・ビデオをインターレースビデオに変換します。
スケーラー IIHDL コードベースのスケーラー II インテル FPGA IP ファンクションは、ビデオ / 画像処理スイートの第 1 世代スケーラーよりも使用する領域が少なく、パフォーマンスが向上します。スケーラー II 機能は、4:2:2 クロマデータ・サンプリング・レートを新たにサポートし、必要なリソースをさらに削減します。線形アルゴリズムと多相アルゴリズムの両方が利用でき、エッジ適応アルゴリズムの新機能により、リアリズムを維持しながらぼやけを低減します。
スイッチ IIビデオストリームをリアルタイムで切り替えることができます。
テスト・パターン・ジェネレーター IIテストパターンとして使用する静止カラーバーを含むビデオストリームを生成します。
トレース・システムビデオモニターからキャプチャーされたデータを監視し、JTAG または USB を介してホスト・システム・コンソールに接続して表示します
スタートガイド

サンプルデザインと開発キット

次のデザイン例は、開発キットで実行できます。 
製品名サポートされているデバイス / 開発キット ドーターカードプラットフォーム・デザイナー準拠プロバイダー
UHD ビデオ・リファレンス・デザイン
インテル® Cyclone® 10 GX FPGA 開発キットFMCドーターカード✓インテル
AVDB ビデオおよび画像処理のサンプルデザイン高度なビデオ開発ボードなし✓ALSE
VEEK でのビデオ / 画像処理スイートのデモ ビデオ & エンベデッド評価キットなし✓Terasic
インテル® FPGA ビデオ / 画像処理のサンプルデザインCyclone® V GT FPGA 開発ボード高速メザニン・カード (HSMC) ドーターカード✓インテル
ビデオ・チュートリアル
チュートリアル #1: Altera VIP および ALSE AVDB を使用してビデオデザインをすばやく作成する
UDX10 4K60 Video Processing Reference Design (英語)
ビデオ・デザイン・チュートリアル #2: ビデオデザインの基本とインテル FPGA ビデオ・フレームワーク
4K ビデオおよび画像処理
オンライン・トレーニング・コース

ビデオシステムの構築 (ODSP1117)

このトレーニングでは、インテル® Quartus® ソフトウェア v13.1 を使用して一般的なビデオ・シグナル・チェーンを構築する方法を紹介することにより、インテル® FPGA ビデオ・フレームワークのさまざまな要素を紹介します。スケーラーやデインターレーサーなどの一連のビデオ処理機能と、開発をスピードアップするための出発点として使用できるリファレンス・デザインについて学習します。また、迅速な設計プロトタイプに使用できる開発ボードにについて学習します。

ビデオシステムの実装 (ODSP1118)

このトレーニングでは、インテル® FPGA ビデオ・プラットフォームとデザイン・フローを紹介します。このコースでは、さまざまな設計上の考慮事項とデバッグ手法に焦点を当て、ビデオおよび画像処理IPのアルゴリズム上の制約について説明します。

ビデオ・デザイン・フレームワーク・ワークショップ (IDSP230)

このラボベースのハンズオンのビデオおよび画像処理ワークショップでは、VIP フレームワークを探索し、VIP 設計手法を習得する方法を学び、ビデオおよび画像処理ラボの演習を直接体験できます。

デバイスサポート

これらの機能の一般的なパフォーマンスと使用率の数値、および Avalon® メモリーマップド (Avalon-MM) および Avalon®-ST インターフェイスの詳細については、ビデオ / 画像処理スイートのユーザーガイドが利用いただけます。

IP の品質指標

基本情報

IP の初回リリース年

2009

サポートされるインテル® Quartus® ソフトウェアの最新バージョン

18.1

ステータス

製品化済み

提供内容

製品に含まれるものは以下のとおりです。

  • デザインファイル (暗号化ソースコード、または合成後のネットリスト)
  • ModelSim*- インテル® FPGA Edition のシミュレーション・モデル
  • タイミング制約および / またはレイアウト制約
  • テストベンチまたはデザインのサンプル
  • 変更履歴付きドキュメント
  • Readme ファイル

  • ○
  • ○
  • ○
  • ○
  • ○
  • ×

IP に同梱されるその他の提供物

なし

エンドユーザーによる IP のコンフィグレーションが可能なパラメーター化 GUI

○

インテル® FPGA IP 評価モードサポートのため IP コア有効化

○

ソース言語

Verilog*

テストベンチ言語

Verilog*

同梱ソフトウェア・ドライバー

sw.tcl ファイル

ドライバーのオペレーティング・システム (OS) サポート

該当なし

実装情報

ユーザー・インターフェイス

クロックド・ビデオ (クロックド・ビデオ入力への入力とクロックド・ビデオ出力からの出力)、Avalon®-ST (他のすべてのデータパス)

IP-XACT メタデータ

×

検証

サポートされるシミュレーター

ModelSim*、VCS*、Riviera-PRO*、NCSim*

検証済みハードウェア

Arria® II GX/ GZ、Arria® V、インテル® Arria® 10、Cyclone® IVES / GX、Cyclone®V 、インテル® Cyclone® 10、インテル® MAX® 10、Stratix® IV、Stratix® V

業界標準のコンプライアンス・テストの実施

×

｢あり｣の場合、実施したテストの種類

該当なし

｢あり｣の場合、使用したインテル® FPGA デバイス

該当なし

｢あり｣の場合、実施日

該当なし

｢なし｣の場合、今後の予定

該当なし

相互運用性

IP における相互運用性テストの実施有無

○

｢あり｣の場合、使用したインテル® FPGA デバイス

インテル® Arria® 10 デバイス、インテル® Cyclone® 10 デバイス

相互運用性レポートの提供

該当なし

テクニカルサポート

このインテル® FPGA IP ファンクションのこのスイートのテクニカル・サポートについては、インテル® プレミア・サポートにアクセスしてください

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関連リンク