インテル® HLS (高位合成) コンパイラー・サポート

タイトル

詳細

インテル® HLS コンパイラー 19.2 リリースノート (英語)

インテル® HLS (高位合成) コンパイラー・リリースノートでは、インテル® Quartus® Prime 開発ソフトウェア・バージョン 19.2 に付属のインテル® HLS コンパイラーに関する最新情報を提供します。本資料にはインテル® HLS コンパイラーのバージョン 19.2 に関する情報が含まれています。

インテル® HLS コンパイラー 19.2 ユーザーガイド

インテル® HLS コンパイラー・ユーザーガイドは、インテル® FPGA 製品向けにデザインする Intellectual Property (IP) の合成、検証、シミュレーションの手順について説明しています。コンポーネントとテストベンチの作成から、より大きなシステムへのコンポーネント IP の統合まで、コンポーネントの開発フロー全体をインテル® Quartus® Prime 開発ソフトウェアにより行うことができます。

インテル® HLS コンパイラー・スタートガイド

コンパイラー環境の初期化方法を学習し、インテル® HLS コンパイラーとともに提供されるさまざまなデザイン例とチュートリアルを見ることで、インテル® HLS コンパイラーのセットアップと稼働を行うことができます。

インテル® HLS コンパイラー・リファレンス・マニュアル (英語)

インテル® HLS コンパイラー・リファレンス・マニュアルでは、インテル® HLS コンパイラーがサポートする機能に関する情報を提供します。インテル® HLS コンパイラーのコマンドオプション、ヘッダーファイル、プラグマ、属性、マクロ、宣言、引数、テンプレート・ライブラリーに関する詳細が記載されています。

インテル® HLS コンパイラー・ベスト・プラクティス・ガイド (英語)

インテル® HLS コンパイラー・ベスト・プラクティス・ガイドでは、HLS コンポーネントの FPGA 面積使用率や性能の向上に適用できるさまざまな手法を紹介しています。一般に、これらのベスト・プラクティスは、コンポーネントの機能が正しいことを検証した後に適用します。

インテル® HLS コンパイラー・クイック・リファレンス (英語)

このクイック・リファレンス・ガイドは、インテル® HLS コンパイラーの宣言や属性の概要を両面 1 枚にまとめています。

タイトル 説明

インテル® HLS コンパイラー製品概要 (英語)

製品説明を提供し、インテル® HLS コンパイラーの主要機能を取り上げます。

ホワイトペーパー

タイトル 説明

インテル® HLS コンパイラー: ファスト・デザイン、コーディング、およびハードウェア (英語) 

画像処理のデザイン例を示しながら、コンパイラーが実現するデザインフローを紹介します。ダウンロード

インテル® HLS コンパイラーでQRD 分解の最適化 (英語)

このホワイトペーパーは、インテル® HLS コンパイラーを利用した QR 分解の実装について説明します。このドキュメントは、HLS 最適化を実際のコードに適用する方法を示すことで、HLS コンパイラーを使った高位合成に馴染みのないソフトウェア・エンジニアを支援することを目的としています。

アプリケーション・ノート

タイトル 説明
AN 834: Developing for the Intel HLS Compiler with IDE (英語) Learn how to use your Eclipse* IDE to develop for the Intel HLS Compiler
  ライブラリー   説明
RAND このライブラリーは、HLS コンポーネント内でのランダムな浮動小数および整数の生成を可能にするアプリケーション・プログラミング・インターフェイス (API) を提供します。
MATH 使用する OS 向けの math.h のすべての算術関数が含まれます。
デザイン例 説明
インテル® HLS アクセラレーター機能ユニットのデザイン例ユーザーガイド (英語) インテル® HLS (高位合成) アクセラレーター機能ユニット (AFU) のデザイン例では、インテル® HLS コンパイラーを使用してインテル® アクセラレーション・スタック向けの AFU を作成する方法について紹介しています。
QRD このサンプルでは、広く普及しているModified Gram Schmidt (MGS) アルゴリズムを使って、入力行列を Q 行列 (直交行列) と R 行列 (上三角行列) に分解します。このデザインは実行時パラメーター化が可能で、対象となる行列のサイズは、コンポーネントの呼び出し時に指定することができます。このデザインをコンパイルする前に、ユーザーは、そのコンポーネントが扱える最大行列サイズを指定できます。この例では、並列アクセス向けのメモリーバンキング、ストリーミング・インターフェイスなど、数多くの HLS 手法を紹介します。

トレーニング・クラスへの登録

トレーニング:FPGA向け インテル® HLSツール (英語)
インテル® HLS コンパイラーを使ったインテル®FPGA向け IPのシンセシス、最適化、検証方法を解説します。

Part 1: Introduction to High-Level Synthesis with Intel® FPGAs (8時間コース)
Part 2: High-Level Synthesis Advanced Optimization Techniques (8時間コース)

このクラスでは、インテル® HLS コンパイラーを使用して、インテル® FPGA 向けのデザイン Intellectual Property (IP) の合成、最適化、検証方法を解説します。まず、HLS のメリットを紹介した後、インテル® HLS コンパイラーの特長を解説します。コンパイラー・オプション、生成されたレポート、最終生成ファイルを利用してインテル® Quartus® Prime プロジェクト内で IP を統合する方法について紹介します。最後に、生成されたレポートを使用して、IP を最適化する方法を解説します。

コースの修了後

次のことができるようになります。

  • インテル® HLS コンパイラーを使って、インテル® Quartus® Prime 対応 IP の合成
  • インテル® HLS コンパイラーによって生成されたレポートの確認と、IP のデバッグおよび最適化
  • ソフトウェア・テストベンチ対応の RTL シミュレーターを使用して、HLS IP を協調シミュレーション
  • FPGA デザイン内で HLS 生成済み IP の統合
  • プラグマを使用して、HLS コンパイルを制御
  • パイプライン化されたループの作り方
  • ローカル・メモリー・アーキテクチャーの最適化
  • 多彩なデータタイプと算術サポート機能を効果的に利用
  • コンパイラーの制約を理解