A wafer holds Blue Sky Creek test chips. The production test helps Intel refine Intel’s PowerVia backside power technology. Expected as part of the Intel 20A manufacturing node in 2024, PowerVia will be the industry’s first implementation of backside power in silicon, solving decades of interconnect bottlenecks. (Credit: Intel Corporation)
A wafer holds Blue Sky Creek test chips. The production test helps Intel refine Intel’s PowerVia backside power technology. Expected as part of the Intel 20A manufacturing node in 2024, PowerVia will be the industry’s first implementation of backside power in silicon, solving decades of interconnect bottlenecks. (Credit: Intel Corporation)
A wafer holds Blue Sky Creek test chips. The production test helps Intel refine Intel’s PowerVia backside power technology. Expected as part of the Intel 20A manufacturing node in 2024, PowerVia will be the industry’s first implementation of backside power in silicon, solving decades of interconnect bottlenecks. (Credit: Intel Corporation)
A wafer holds Blue Sky Creek test chips. The production test helps Intel refine Intel’s PowerVia backside power technology. Expected as part of the Intel 20A manufacturing node in 2024, PowerVia will be the industry’s first implementation of backside power in silicon, solving decades of interconnect bottlenecks.(Credit: Intel Corporation)
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最新情報: インテルは、業界初となるバックサイド電源供給をほぼ製品版のテストチップに実装し、コンピューティングの次の時代へと世界を推し進めるために欠かせないパフォーマンスを達成しました。PowerViaは、Intel 20Aプロセスノードに採用され2024年上半期のリリースが予定されている、業界最先端のバックサイド電源供給ソリューションです。電源配線をウエハー背面に移すことで、面積スケーリングにより高まり続けるインターコネクト・ボトルネックの問題を解消します。
「PowerViaは、"4年間で5つのプロセスノードを実現する"というインテルの意欲的な戦略においても、2030年までにパッケージ当たり1兆個のトランジスター実装を目指す道のりにおいても、重要なマイルストーンです。トライアル版のプロセスノードとそれに続き設計されたテストチップを使用することで、インテル最先端のプロセスノードでバックサイド電源に関するリスク回避が可能になりました。他社よりも1ノード先を進み、市場に背面給電を提供します」
仕組み: インテルでは、Intel 20AとIntel 18Aのプロセスノードをベースとするシリコン実装に向け準備態勢を整えるべく、PowerViaの開発をトランジスター開発から切り離しました。PowerViaは社内のテストノードでデバッグと機能性を確認した後に、Intel 20AのRibbonFETと統合します。シリコン製テストチップ上での組み立てと試験を行った結果、PowerViaは90%を上回るセル使用率を示す卓越したチップリソースの有効活用とともに、トランジスターの大幅なスケーリング（微細化）が確認されました。これにより、チップ設計者は製品の性能と効率を両立させることができます。
インテルはこれらの成果を、6月11日～16日に京都で開催されるVLSIシンポジウムで発表する予定です。
重要な理由: PowerViaは、競合の背面給電ソリューションを大きく引き離し、インテル® ファウンドリー・サービス（IFS）のお客様を含むチップ設計者に、製品に有益な電力効率とパフォーマンス向上を短期間で実現するための近道を提供します。インテルには、歪みシリコン、Hi-Kメタルゲート、FinFETなど、業界でも極めて重要な新しいテクノロジーを生み出し、ムーアの法則を推進してきた長い実績があります。2024年にリリースとなるPowerViaと全周ゲート型RibbonFETテクノロジーによって、インテルは引き続きチップ設計とプロセス技術のイノベーションで業界をリードしていきます。
PowerViaは、チップ設計者の頭を悩ませるインターコネクト・ボトルネックの問題を解消する初のソリューションです。AIやグラフィックスのような用途が急増し、かつてないほど高まるコンピューティング需要を満たすことができる、小型で集積度の高い、強力なトランジスターが求められています。現在まで過去数十年にわたって、電源配線と信号配線はトランジスター・アーキテクチャー内で共通のリソースを奪い合ってきましたが、この2つを分離することで、チップ上でのパフォーマンスと電力効率が向上し、お客様の成果へとつなげることができます。バックサイド電源供給はトランジスターのスケーリングに欠かせない極めて重要な技術であり、これによってチップ設計者は、より高い給電力と性能向上に必要なリソースを犠牲にすることなく、トランジスターの集積度を上げることができるようになります。
実現の過程：Intel 20AとIntel 18Aでは、PowerViaのバックサイド電源供給テクノロジーとRibbonFETの全周ゲート型テクノロジーの両方を採用する予定です。バックサイド電源の実装は、トランジスター給電の新手法として、放熱とデバッグ設計に新たな課題をもたらしました。
PowerViaの開発をRibbonFETから切り離すことで、インテルは早い段階でこうした課題の解決方法を見いだし、Intel 20AとIntel 18Aのプロセスノードをベースとするシリコンへの実装へ向け準備態勢を整えることができました。インテルのエンジニアリング・チームは、発熱による問題発生を防ぐ緩和手法を開発しました。またデバッグ・コミュニティーでは、新しい設計構造で確実かつ適切にデバッグを完了できる、新たな手法が開発されています。その結果、このテスト実装により、堅実な歩留まりと信頼性が実証されると同時に、このテクノロジーに備わる本質的な価値提案を実証したうえで、十分な時間を経て新しいRibbonFETアーキテクチャーに統合することができました。
テストではさらに、極端紫外線（EUV）リソグラフィーによって可能になった設計ルールを適用し、ダイ面積の大部分で90%を上回る標準セル使用率という結果が得られたことで、セル密度の向上によるコスト削減につながると期待されます。またこのテストでは、プラットフォーム電圧ドループの30%抑制と、動作周波数では6%の改善が示されました。インテルはPowerViaテストチップで、ロジックの微細化によって期待される電力密度の向上に見合った熱特性も実現しています。
次のステップ：インテルの技術者であるマウロ・コブリンスキー（Mauro Kobrinsky）は、VLSIシンポジウムで発表する3つ目の論文で、ウエハーの表面・背面どちらからでも信号配線と電源供給を可能にする手法など、PowerViaを導入するさらに高度な方法についての研究成果を解説する予定です。
業界の先陣を切ってPowerViaを顧客に提供し、未来を見据えイノベーションを続けることこそ、常に革新を追い求め、半導体の新たなイノベーションを最初に市場へ投入してきたインテルの長い歴史にふさわしい取り組みと言えます。