概要
開発キット
| IP コア | IP コアカテゴリー |
|---|---|
| IRQ Mapper | QsysInterconnect |
| IRQ Clock Crosser | QsysInterconnect |
| altera_jtag_avalon_master | QsysInterconnect |
| Avalon-ST Bytes to Packets Converter | QsysInterconnect |
| Avalon-ST Channel Adapter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Avalon-ST JTAG Interface | QsysInterconnect |
| Avalon-ST Packets to Bytes Converter | QsysInterconnect |
| Reset Controller | QsysInterconnect |
| Avalon-ST Timing Adapter | QsysInterconnect |
| Avalon Packets to Transaction Converter | QsysInterconnect |
| DDR3 SDRAM Controller with UniPHY | ExternalMemoryInterfaces |
| Altera DDR3 Nextgen Memory Controller | ExternalMemoryInterfaces |
| Altera Nextgen Memory Controller MM-ST Adapter | ExternalMemoryInterfaces |
| Altera DDR3 Nextgen Memory Controller Core | ExternalMemoryInterfaces |
| Altera DDR3 AFI Multiplexer | ExternalMemoryInterfaces |
| DDR3 SDRAM External Memory PHY | ExternalMemoryInterfaces |
| DDR3 SDRAM External Memory PLL/DLL/OCT block | ExternalMemoryInterfaces |
| DDR3 SDRAM Qsys Sequencer | ExternalMemoryInterfaces |
| Avalon-MM Master Agent | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Avalon-MM Slave Agent | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| MM Interconnect | QsysInterconnect |
| Avalon-ST Adapter | QsysInterconnect |
| Avalon-ST Error Adapter | QsysInterconnect |
| Memory-Mapped Demultiplexer | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
| Avalon-ST Handshake Clock Crosser | QsysInterconnect |
| Memory-Mapped Router | QsysInterconnect |
| Memory-Mapped Burst Adapter | QsysInterconnect |
| Memory-Mapped Width Adapter | QsysInterconnect |
| Memory-Mapped Traffic Limiter | QsysInterconnect |
| Modular SGDMA Dispatcher | BridgesAndAdaptors |
| Read Master | QsysInterconnect |
| Write Master | QsysInterconnect |
| Avalon-MM Pipeline Bridge | QsysInterconnect |
| Avalon-ST Pipeline Stage | QsysInterconnect |
| Avalon-ST Dual Clock FIFO | QsysInterconnect |
| Interval Timer | Peripherals |
詳細
Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する
注: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。
プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。
ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。
注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。
Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する
コマンド ラインで、次のコマンドを入力します。
quartus_sh --platform_install -package <project directory>/<project>.par
プロセスが完了したら、次のように入力します。
quartus_sh --platform -name <プロジェクト>
メモ：
* ACDS バージョン: 16.0.0 標準