イーサネット・サポート・センター

イーサネット IP サポートセンターにようこそ。

ここでは、イーサネット・リンクの選択、デザイン、実装に関する情報を提供します。また、システムを起動し、イーサネット・リンクをデバッグする方法に関するガイドラインもご覧になれます。このページは、イーサネット・システムの一連のデザインフローに従ってカテゴリー分けされています。

ぜひご参照ください。

インテル® Agilex™、インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 デバイスについては、以下のページからサポートリソースを入手できます。その他のデバイスについては、次のリンクを参照してください: ドキュメント・アーカイブトレーニング・コースビデオおよびウェブキャストデザイン例ナレッジベース

スタートガイド

1. デバイスおよび IP の選択

どのインテル® FPGA ファミリーを使用すればよいですか?

インテル® Agilex™、インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 デバイスに関するイーサネット Intellectual Property (IP) コアサポートについて詳しくは表 1 を参照してください。4 つのデバイスを比較して、イーサネット・サブシステムの実装に最適なデバイスを選択してください。

表 1 - デバイスと IP コアのサポート

デバイスファミリー

タイルタイプ (インテル® Agilex™ デバイスのみ)

IP コア

電気的インターフェイス

前方誤り訂正 (FEC)

1588 Precision Time Protocol

オート・ネゴシエーション / リンク・トレーニング

インテル® Agilex

E タイル

イーサネット・インテル® FPGA IP 向け E タイル ハード IP ユーザーガイド (HTML | PDF)

イーサネット・インテル® Agilex™ FPGA IP 向け E タイル ハード IP デザイン例ユーザーガイド

(HTML | PDF)

100GBASE-KR4 100GBASE-CR4

CAUI-4 CAUI-2

25GBASE-KR 25GBASE-CR

25GBASE-R AUI

25GBASE-R コンソーシアム・リンク

10GBASE-KR 10GBASE-CR

リードソロモン (528、514)

リードソロモン (544, 514)

F タイル

まもなく F タイルの一般公開

TBD

TBD

TBD

TBD

デバイスファミリー

タイルタイプ (インテル® Stratix® 10 デバイスのみ)

IP コア

電気的インターフェイス

前方誤り訂正 (FEC)

1588 Precision Time Protocol

オート・ネゴシエーション / リンク・トレーニング

インテル® Stratix® 10 GX/SX/MX/TX/DX

L タイルおよび H タイル

トリプル・スピード・イーサネット ・インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X

L タイルおよび H タイル

低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T

Firecode FEC

L タイルおよび H タイル

10GBASE-R インテル® FPGA IP
L および H タイル向け IP コア・ユーザーガイドを見る (HTML | PDF)

L タイルおよび H タイル

10GBASE-KR PHY インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

L タイルおよび H タイル

1G/2.5G/5G/10G マルチレート・イーサネット PHY インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

L タイルおよび H タイル

低レイテンシー 40Gbps イーサネット・インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

40G-BASE-R4

Firecode FEC

H タイル

インテル® FPGA H タイル・イーサネット・ハード IP

IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

50G-BASE-R2

100G-BASE-R4

L タイルおよび H タイル

25G イーサネット・インテル® Stratix® 10 FPGA IP

IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

25GBASE-SR

10GBASE-R

リードソロモン (528、514)

L タイルおよび H タイル

低レイテンシー 100-Gbps イーサネット・インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

100G-BASE-R4

リードソロモン (528、514)

E タイル

イーサネット・インテル® FPGA IP 向け E タイル ハード IP ユーザーガイド (HTML | PDF)

イーサネット・インテル® Stratix 10 FPGA IP 向け E タイル・ハード IP デザイン例ユーザーガイド

(HTML | PDF)

100GBASE-KR4 100GBASE-CR4

CAUI-4 CAUI-2

25GBASE-KR 25GBASE-CR

25GBASE-R AUI

25GBASE-R コンソーシアム・リンク

10GBASE-KR 10GBASE-CR

リードソロモン (528、514)

リードソロモン (544, 514)

デバイスファミリー

IP コア

電気的インターフェイス

前方誤り訂正 (FEC)

1588 Precision Time Protocol

オート・ネゴシエーション / リンク・トレーニング

インテル® Arria® 10 GX/GT/SX

トリプル・スピード・イーサネット ・インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X

低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T

Firecode FEC

10GBASE-R インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

XAUI PHY インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

1G/10GbE および 10GBASE-KR PHY インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

1G/2.5G/5G/10G マルチレート・イーサネット PHY インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

低レイテンシー 40Gbps イーサネット・インテル® FPGA IP

IP コア・ユーザーガイドを見る (HTML | PDF)

デザイン例ユーザーガイドを見る (HTML | PDF)

40G-BASE-R4

Firecode FEC

低レイテンシー 100Gbps イーサネット・インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

100G-BASE-R10 100G-BASE-R4

リードソロモン (528、514)

25Gbps イーサネット・インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

25G-BASE-R1

リードソロモン (528、514)

50Gbps イーサネット・インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)
デザイン例ユーザーガイドを見る (HTML | PDF)

50G-BASE-R2

デバイスファミリー

IP コア

電気的インターフェイス

前方誤り訂正 (FEC)

1588 Precision Time Protocol

オート・ネゴシエーション / リンク・トレーニング

インテル® Cyclone® 10 LP/GX

トリプル・スピード・イーサネット ・インテル® FPGA IP
IP コア・ユーザーガイドを見る (HTML | PDF)

10BASE-T 100BASET 1000BASE-T 1000BASE-X

低レイテンシー・イーサネット 10G MAC インテル® FPGA IP

(インテル® Cyclone® 10 GX のみ)
IP コア・ユーザーガイドを見る (HTML | PDF)

10GBASE-R

上記の表に記載されている各機能が相互排他的に使用できるかどうかを確認するには、各ユーザーガイドを参照してください。例: 低レイテンシー 100 Gbps イーサネット 向け (インテル® Arria® 10 デバイス向け) インテル® FPGA IP では、RS-FEC と 1588 PTP を同時に有効化することはできません。

2. デザインフローおよび IP の統合

IP 統合に関する情報はどこにありますか?

該当する IP コア・ユーザーガイドの Getting Started (スタートガイド) のセクションを参照してください。また、詳細情報については、以下の資料も参照いただけます。

インテル® Arria® 10 デバイス

  • AN 735: インテル® FPGA 低レイテンシー・イーサネット 10G MAC IP コア移行ガイドライン (HTML | PDF)
  • AN 795: インテル® Arria® 10 デバイスにおける低レイテンシー 10G MAC IP コアを使用した 10G イーサネット・サブシステムの導入ガイドライン (HTML | PDF)
  • AN 808: インテル® Arria® 10 から 10G イーサネット・サブシステム向けインテル® Stratix® 10 への移行ガイドライン (HTML | PDF)

インテル® Stratix® 10 デバイス

  • AN 778: インテル® Stratix® 10 トランシーバーの使用方法 (HTML | PDF)

インテル® Agilex™ デバイス

  • インテル® Agilex™ の汎用 I/O および LVDS SERDES ユーザーガイド (HTML | PDF)
  • インテル® Agilex™ コンフィグレーション・ユーザーガイド (HTML | PDF)

どのイーサネット IP コアを使用すればよいですか?

インテル® FPGA のイーサネット IP

インテル® FPGA の イーサネット IP ポートフォリオには、10Mbps ~ 100Gbps のデータレートをサポートする多様な IP タイプが含まれています。イーサネット IP ソリューションには、メディア・アクセス・コントローラーと PHY IP コア (物理媒体接続部 (PMA) と物理コーディング・サブレイヤー (PCS) の両方を含む) が含まれています。詳細については、次のユーザーガイドを参照してください。

インテル® Agilex™ デバイス

  • イーサネット・インテル® FPGA IP 向けインテル® E タイル ハード IP ユーザーガイド (HTML | PDF)
  • インテル® E タイル・トランシーバー PHY ユーザーガイド (HTML | PDF)
  • インテル® E タイル チャネル配置ツール ダウンロード
  • インテル® Agilex™ デバイスのデータシート (HTML | PDF)

インテル® Stratix® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • インテル® FPGA 低レイテンシー・イーサネット 10G MAC IP コア・ユーザーガイド (HTML | PDF)
  • インテル® Stratix® 10 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コア・ユーザーガイド (HTML | PDF)
  • インテル® Stratix® 10 10GBASE-KR PHY IP コア・ユーザーガイド (HTML | PDF)
  • インテル® Stratix® 10 低レイテンシー 40Gbps イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • インテル® Stratix® 10 低レイテンシー 100Gbps イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • イーサネット・インテル® FPGA IP 向けインテル® Stratix® 10 E タイル ハード IP ユーザーガイド (HTML | PDF)
  • インテル® Stratix® 10 E タイル・トランシーバー PHY ユーザーガイド (HTML | PDF)
  • イーサネット・インテル® FPGA IP 向けインテル® Stratix® 10 H タイル ハード IP ユーザーガイド (HTML | PDF)
  • インテル® Stratix® 10 L および H タイル・トランシーバー PHY ユーザーガイド (HTML | PDF)
  • インテル® Stratix® 10 デバイス・データシート (HTML | PDF)
  • インテル® E タイル チャネル配置ツール ダウンロード

インテル® Arria® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • インテル® FPGA 低レイテンシー・イーサネット 10G MAC IP コア・ユーザーガイド (HTML | PDF)
  • 25Gbps イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • 50Gbps イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • 低レイテンシー 40Gbps イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • 低レイテンシー 100Gbps イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • 低レイテンシー 40 および 100Gbps イーサネット MAC および PHY MegaCore 機能のユーザーガイド (HTML | PDF)

インテル® Cyclone® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド (HTML | PDF)
  • インテル® FPGA 低レイテンシー・イーサネット 10G MAC IP コア・ユーザーガイド (HTML | PDF)

3. ボードデザインおよび電源管理

ピン接続ガイドライン

インテル® Cyclone® 10 デバイス

  • インテル® Cyclone® 10 GX デバイスファミリーのピン接続ガイドライン (HTML | PDF)

インテル® Arria® 10 デバイス

  • インテル® Arria® 10 GX、GT、SX デバイスファミリーのピン接続ガイドライン (HTML | PDF)

インテル® Stratix® 10 デバイス

  • インテル® Stratix® 10 GX、MX、TX、DX、SX デバイス・ファミリーのピン接続ガイドライン (HTML | PDF)

インテル® Agilex™ デバイス

  • インテル® Agilex™ デバイスファミリーのピン接続ガイドライン (HTML | PDF)

ボード・デザイン・ガイドライン

  • ボード・レイアウト・テスト
  • AN 114: インテル® プログラマブル・デバイス・パッケージ向けボード・デザイン・ガイドライン (HTML | PDF)
  • AN 766: インテル® Stratix® 10 デバイス、高速シグナル・インターフェイス・レイアウト・デザイン・ガイドライン (HTML | PDF)
  • AN 613: インテル® FPGA 向け PCB スタックアップ・デザインに関する考慮事項 (HTML | PDF)
  • AN 875: インテル® Stratix 10 E タイル PCB デザイン・ガイドライン (HTML | PDF)
  • AN 886: インテル® Agilex™ デバイス・デザイン・ガイドライン (HTML | PDF)
  • インテル® Agilex™ の電源管理ユーザーガイド (HTML | PDF)
  • インテル® Agilex™ デバイス・ファミリー高速シリアル・インターフェイス・シグナル・インテグリティー・デザインのガイドライン (HTML | PDF)
  • AN 910: インテル® Agilex™ の電源供給ネットワーク・デザイン・ガイドライン (HTML | PDF)

Early Power Estimator

熱消費電力ガイドライン

  • AN 787: インテル® Stratix® 10 の熱モデリングおよび管理 (HTML | PDF)

電源シーケンス・ガイドライン

  • AN 692: インテル® Cyclone® 10 GX、インテル® Arria® 10、インテル® Stratix® 10 、インテル® Agilex™ デバイスの電源シーケンスに関する考慮事項 (HTML | PDF)

4. デザイン例およびリファレンス・デザイン

デザイン例およびリファレンス・デザイン

インテル® Arria® 10 デバイス

インテル® Stratix® 10 デバイス

  • トリプル・スピード・イーサネット
  • AN830: インテル® FPGA トリプル・スピード・イーサネットおよび オンボード PHY チップ・リファレンス・デザイン (HTML | PDF)
  • 1G/2.5G イーサネット
  • インテル® Stratix® 10 向け 1G/2.5G イーサネット・デザイン例
  • 10G イーサネット
  • インテル® FPGA 低レイテンシー・イーサネット 10G MAC IP デザイン例ユーザーガイド (HTML | PDF)
  • 40G イーサネット
  • インテル® FPGA 低レイテンシー 40Gbps イーサネット IP デザイン例ユーザーガイド (HTML | PDF)
  • インテル® FPGA H タイル・イーサネット・ハード IP
  • デザイン例ユーザーガイド (HTML | PDF)
  • 100G イーサネット
  • インテル® FPGA 低レイテンシー 100Gbps イーサネット IP デザイン例ユーザーガイド (HTML | PDF)
  • イーサネット・インテル® Stratix® 10 向け E タイル・ハード IP
  • FPGA IP デザイン例ユーザーガイド (HTML | PDF)

インテル® Agilex™ デバイス

  • イーサネット・インテル® Agilex™ デバイス向け E タイル ハード IP
  • FPGA IP デザイン例ユーザーガイド (HTML | PDF)

5. トレーニング・コースおよびビデオ

ビデオ

タイトル

詳細

異なるクロックモードでのインテル® FPGA 1588 システム・ソリューションの動作

インテルの新しい 1588 システムレベルのリファレンス・デザインについて説明します。このデザインは、10G BaseR PHY および PTP スタック LinuxPTPv1.5、プリローダー、10 Gbps イーサネット MAC ドライバー、PTP ドライバーなどのソフトウェアに対応するインテル® FPGA 10G イーサネット MAC IP を使用します。

インテル® FPGA Nios® II イーサネット・デザインのデバッグ手法 - パート 1

イーサネットまたは Nios® II プロセッサーのデザインのデバッグ手法について説明します。

インテル® FPGA Nios® II イーサネット・デザインのデバッグ手法 - パート 2

イーサネットまたは Nios® II プロセッサーのデザインのデバッグ手法について説明します。

インテル® FPGA トリプル・スピード・イーサネットのオート・ネゴシエーションの問題をデバッグする方法

オート・ネゴシエーションを使用して、イーサネット周辺機器を同期する方法について説明します。

TSE オート・ネゴシエーションの問題をデバッグする方法

トリプル・スピード・イーサネット・リンクの同期の問題をデバッグする方法について説明します。

インテル® Quartus® ソフトウェアでインテル® FPGA トリプル・スピード・イーサネットをインテル® Arria® 10 デバイスに移行する方法

例としてインテル® FPGA トリプル・スピード・イーサネット IP を使用して、IP コアをインテル® Arria® 10 FPGA ファミリーに移行する方法について説明します。

従来の 10G イーサネット MAC IP から新しい低レイテンシー 10G イーサネット MAC IP への移行

インテル® FPGA 低レイテンシー 10G イーサネット MAC IP の概要、および従来のインテル® FPGA 10G イーサネット MAC IP から移行する方法について説明します。

UEFI シェルでのネットワーキング機能

DXE フェーズの起動後に、UEFI シェルでイーサネット機能を使用する方法について説明します。

スケーラブルな 1588 対応 10G MAC と 1G/10G PHY のデザイン例のハードウェアのデモ

IEEE 1588 機能対応のインテル® FPGA 10G イーサネット MAC IP とインテル® FPGA 1G/10G PHY IP のデモをご覧ください。デザインのハードウェア・テストを実行する方法と、ハードウェア tcl スクリプトを変更してテストの目的を指定する方法について説明します。

インテル® 2.5G イーサネット IP

2.5G イーサネット IP の講義ビデオを見る

その他のビデオ

6. デバッグ

ツール

インテル® Stratix® 10 デバイスのイーサネット・リンク・インスペクター

イーサネット・リンク・インスペクターは、2 つのサブツールで構成されます。

  1. リンク監視 - インテル® Stratix 10 のデバイスとリンクパートナー間の正常性を継続的に監視することができます。監視できる主な機能: リンク・ステータス・サマリー (CDR ロック、RX リカバリー周波数、レーン・アライメント、ロックなど)MAC パケット統計、FEC 統計など
  2. リンク解析 - リンクへの透明性は、シーケンス (オート・ネゴシエーション、リンク・トレーニングなど) やシグナルタップ・ロジック・アナライザー・ファイルで収集された他のイベントにも関連します。特定のイベントに対して、シグナルタップ・ロジック・アナライザー・ファイルを構成および収集し、リンク解析を使用して、イベント中に収集したイベントをインポートし、インテル® Stratix 10 の動作を調査します。

特定のインテル® Quartus® ソフトウェアバージョン向けのイーサネット・リンク・インスペクターにアクセスするには、以下の表を参照してください。

  • IP およびデバイスサポートの使用モデルについては、関連のイーサネット・リンク・インスペクター・ユーザーガイドにある「1.2 IP 対応するコアおよびデバイス」を参照してください。

Intellectual Property (IP) コア・リリースノート

インテル® Cyclone® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・リリースノート (HTML | PDF)
  • インテル® FPGA 低レイテンシー 10G イーサネット MAC IP コア・リリースノート (HTML | PDF)

インテル® Arria® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・リリースノート (HTML | PDF)
  • インテル® FPGA 低レイテンシー 10G イーサネット MAC IP コア・リリースノート (HTML | PDF)
  • 1G/10G およびバックプレーン・イーサネット 10GBASE-KR PHY リリースノート (HTML | PDF)
  • 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コア・リリースノート (HTML | PDF)
  • 25G イーサネット IP コア・リリースノート (HTML | PDF)
  • 低レイテンシー 40Gbps イーサネット IP コア・リリースノート (HTML | PDF)
  • 低レイテンシー 100Gbps イーサネット IP コア・リリースノート (HTML | PDF)

インテル® Stratix® 10 デバイス

  • インテル® FPGA トリプル・スピード・イーサネット IP コア・リリースノート (HTML | PDF)
  • インテル® FPGA 低レイテンシー 10G イーサネット MAC IP コア・リリースノート (HTML | PDF)
  • インテル® Stratix® 10 10GBASE-KR PHY リリースノート (HTML | PDF)
  • イーサネット IP コア向けインテル® Stratix® 10 H タイル ハード IP リリースノート (HTML | PDF)
  • インテル® Stratix® 10 低レイテンシー 40Gbps イーサネット IP コア・リリースノート (HTML | PDF)
  • インテル® Stratix® 10 低レイテンシー 100Gbps イーサネット IP コア・リリースノート (HTML | PDF)
  • イーサネット・インテル® FPGA IP 向けインテル® Stratix® 10 E タイル ハード IP リリースノート (HTML | PDF)

インテル® Agilex™ デバイス

  • イーサネット・インテル® FPGA IP 向けインテル® Agilex™ E タイル ハード IP リリースノート (HTML | PDF)

ナレッジベース・ソリューション

インテル® Cyclone® 10 デバイス

インテル® Arria® 10 デバイス

インテル® Stratix® 10 デバイス

インテル® Agilex™ デバイス

その他の不明点がある場合