DisplayPort IP サポートセンター

DisplayPort IP サポートセンターは業界標準のステージで構成されており、Agilex™ 7、Agilex™ 5、Stratix® 10、Arria® 10、Cyclone® 10 デバイス向けの DisplayPort IP コアを計画、選択、デザイン、実装、検証するためのさまざまなリソースを提供します。また、システムの起動や DisplayPort リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、DisplayPort システムの一連のデザインフローに従ってカテゴリー分けされています。

Agilex™ 7 FPGA インターフェイス・プロトコル・デザイン、 Agilex™ 5 FPGA・インターフェイス・プロトコル・デザインの追加サポート、標準的な開発フロー向けのステップバイステップのガイド付きジャーニーで、重要なリソースとドキュメントが表示されます。

その他のデバイスについては、 デバイスと製品のサポート コレクションを検索してください。

1.デバイスおよび IP の選択

DisplayPort IP がサポートしている機能は何ですか。

どの FPGA デバイスファミリーを使用すればよいですか?

デバイスファミリーがサポートするリンクレート

以下の表は、M10K を使用する Arria® V および Cyclone® V デバイスのリソース情報を示しています。M20K を使用した Arria® 10、Stratix® 10、および Stratix® V デバイス。

次のパラメーター設定を使用して取得したリソース:

• モード = 単方向
• 最大レーン数 = 4 レーン
• 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
• ピクセル入力モード = クロックあたり 1 ピクセル

DisplayPort FPGA IP コアのFPGAリソース使用率とは何ですか?

パフォーマンスおよびリソース使用率

リソース使用率データは、DisplayPort FPGA IP の一般的な期待パフォーマンスを示します。

下記の表は、選択されたバリエーションのリソースと予測されるパフォーマンスを示しています。結果は、次のデバイス向けに Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 20.2 を使用して取得されたものです。

• インテル® Agilex™ F タイル (AGIB027R31B1E2VR0)
• Stratix® 10 (1SG280HU1F50E2VGS1)
• Arria® 10 (10AX115S2F45I1SG)
• Cyclone® 10 GX (10CX220YF780E5G)

DisplayPort 1.4 FPGA IP リソース使用率

下記の表は、M20K を使用する Agilex™ 7、Arria® 10、Cyclone® 10 GX、Stratix® 10 デバイスのリソース情報を示しています。次のパラメーター設定を使用して取得したリソース:

• モード = 単方向
• 最大レーン数 = 4 レーン
• 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
• ピクセル入力モード = クロックあたり 1 ピクセル、Agilex®™ 7 のクロックあたり 4 ピクセル

DisplayPort 2.0 FPGA IP リソース使用率

次の表は、M20K を使用する Stratix® 10 デバイスのリソース情報を示しています。DP2.0 のリソース数には、DP1.4 のリソース数も含まれています。次のパラメーター設定を使用して取得したリソース:

• モード = 単方向
• 最大レーン数 = 4 レーン
• 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
• ピクセル入力モード = クロックあたり 4 ピクセル

HDCP リソース使用率

この表は、DisplayPort FPGA IP の HDCP リソースデータを示しており、Arria® 10 および Stratix® 10 デバイスでは SST (シングルストリーム) 構成と最大 4 レーン構成を使用しています。

2.デザインフローおよび IP の統合

DisplayPort 関連の情報とドキュメントにはどのようなものがありますか？

Agilex™ 7 (F タイル)、Stratix® 10 (H タイルおよび L タイル)、Arria® 10、Cyclone® 10 GX、Arria® V GX/GT/GS、Arria® V GZ、Cyclone® V、Stratix® V

• DisplayPort FPGA IP ユーザーガイド

DisplayPort IP コアを生成する方法とは？

Quartus® Prime 開発ソフトウェアで DisplayPort IP コアを生成する手順は、「IP パラメータとオプションの指定」の章を参照してください。

• DisplayPort FPGA IP ユーザーガイド

Quartus® で生成された DisplayPort のデザイン例でサポートされているのは?

DisplayPort FPGA IP コアのデザイン例は、Pixel Clock Recovery (PCR) モジュールあり / なしの DisplayPort RX インスタンスから DisplayPort TX インスタンスへのパラレル・ループバックを示します。下記の表は、Agilex™ 7、Stratix® 10、Arria® 10、および Cyclone® 10GX デバイスで利用可能なデザイン例のオプションを示しています。

Quartus® DisplayPort のデザイン例を生成する方法は?

Agilex™® 7、Agilex™® 5、Stratix®、Arria® 10、Cyclone® 10 GX デバイスについては、Quartus® Prime 開発ソフトウェア・プロ・エディションの DisplayPort FPGA パラメーター・エディターを使用して、デザイン例を生成します。

1. [ツールIPカタログ]をクリックし、ターゲット・デバイス・ファミリを選択します。
2. IP カタログで、DisplayPort FPGA IP を探してダブルクリックします。New IP Variation ウィンドウが表示されます。
3. カスタム IP バリエーションのトップレベル名を指定します。パラメーター・エディターは、ip という名前のファイルに、IP バリエーションの設定を保存します。
4. デバイスフィールドで特定の FPGA デバイスを選択するか、デフォルトの Quartus® Prime ソフトウェアのデバイスの選択をすることも可能です。
5. [OK] をクリックします。パラメーター・エディターが表示されます。
6. TX および RX 両方に対応する、目的のパラメーターを設定します。
7. デザイン例タブで、基準に合ったデザイン例を選択します。
8. [シミュレーション] を選択してテストベンチを生成し、[合成] を選択してハードウェアのデザイン例を生成します。デザイン例ファイルを生成するには、これらのオプションの少なくとも 1 つを選択する必要があります。両方を選択すると、生成時間が長くなります。
9. 対象の開発キットについては、利用可能なFPGA開発キットを選択します。開発キットを選択すると、対象デバイス (手順 4 で選択済み) を選択して、開発キット上のデバイスに合わせて変更します。
10. [サンプルデザインの生成] をクリックします。

同様に、下記のリンクでは、

Quartus® Prime 開発ソフトウェアから DisplayPort デザイン例を生成する手順を紹介します。

• DisplayPort Agilex™ 7 F タイル FPGA IP デザイン例ユーザーガイド
• DisplayPort Agilex™ 5 FPGA IP デザイン例ユーザーガイド
• DisplayPort Stratix® 10 FPGA IP デザイン例ユーザーガイド
• DisplayPort Arria® 10 FPGA IP デザイン例ユーザーガイド
• DisplayPort Cyclone® 10 GX FPGA IP デザイン例ユーザーガイド

デザインをコンパイルおよびテストする方法は？

Agilex™ 7 および 10 シリーズのデバイスの場合、DisplayPort のデザインをコンパイルおよびテストする手順は、次の DisplayPort のデザインの

「デザインのコンパイルおよびテスト」で確認できます。

• Agilex™ 7 F タイル向けのコンパイルおよびテスト
• Agilex™ 5 向けのコンパイルとテスト
• Stratix® 10 のコンパイルとテスト
• Arria® 10 のコンパイルとテスト
• Cyclone® 10 GX向けのコンパイルとテスト

DisplayPort 機能シミュレーションを実行する方法は？

Agilex®™ 7、Stratix®、Arria® 10、Cyclone® 10 GX デバイスの場合、以下の手順で DisplayPort 機能シミュレーションを生成できます。

DisplayPort パラメーター・エディターのシミュレーション・オプションを有効にし、DisplayPort のデザイン例を生成します。

デザインのシミュレーション:

• Agilex™ 7 F タイル向けデザインのシミュレーション
• Agilex™ 5 向けのデザインのシミュレーション
• Stratix® 10 向けデザインのシミュレーション
• Arria® 10 向けデザインのシミュレーション
• Cyclone® 10 GX 向けデザインのシミュレーション

シミュレーション・テストベンチ:

• Agilex™ 7 F タイル向けシミュレーション・テストベンチ
• Agilex™ 5 向けシミュレーション・テストベンチ
• Stratix® 10 向けシミュレーション・テストベンチ
• Arria® 10 向けシミュレーション・テストベンチ
• Cyclone® 10 GX 向けシミュレーション・テストベンチ

クロック・リカバリー・コアに関する情報はどこにありますか？

Agilex™ 7、Stratix®、Arria® 10、Cyclone® 10 GX DisplayPort のデザイン例は、ピクセル・クロック・リカバリー IP を使用しています。

クロック・リカバリー・コアの情報:

• DisplayPort IP コア・ユーザーガイド

DisplayPort Link トレーニング・フローに関する情報はどこにありますか？

ソースデバイスがビデオデータをシンクデバイスに送信する前に、ソースシンク間の Link トレーニング・プロセスを完了する必要があります。

DisplayPort Link トレーニング・フロー:

• DisplayPort IP コア・ユーザーガイド

DisplayPort API リファレンスや DPCD に関する情報はどこにありますか？

DisplayPort アプリケーション・プログラミング・インターフェイス (API) リファレンスと DPCD の手順については、次のリソースを参照してください。

• ソース対応の DPCD の場所
• シンク対応の DPCD の場所
• DisplayPort FPGA IP ユーザーガイド
  

3.ボードデザインおよび電源管理

ピン接続ガイドライン

Agilex™ 7 デバイス

• インテル® Agilex™ 7 デバイス・ファミリーのピン接続ガイドライン: F シリーズおよび I シリーズ
• Agilex™ 7 デバイス・ファミリーのピン接続ガイドライン: M シリーズ

インテル® Agilex™ 5 デバイス

• Pin Connection Guidelines: Agilex™ 5 FPGAs and SoCs

Stratix® 10 デバイス

• Stratix® 10GX、MX、TX、SX デバイスファミリーのピン接続ガイドライン

Arria® 10 デバイス

• Arria® 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン

Cyclone® 10 GX デバイス

• Cyclone® 10 GX デバイスファミリーのピン接続ガイドライン

回路図レビュー

Agilex™ 7 デバイス

• Agilex™ 7 回路図レビュー・ワークシート: F シリーズおよび I シリーズ
• Agilex™® 7 デバイス回路図レビュー・ワークシート: M シリーズ

インテル® Agilex™ 5 デバイス

• Agilex™® 5 デバイス回路図レビュー・ワークシート: D シリーズおよび E シリーズ

Stratix® 10 デバイス

• Stratix® 10 GX、MX、および SX 回路図レビュー・ワークシート
• Stratix® 10 GX FPGA開発キット・ユーザーガイドと回路図
• Stratix® 10 SX SoC 開発キット・ユーザーガイドと回路図

Arria® 10 デバイス

• Arria® 10 GX、GT、および SX 回路図レビュー・ワークシート
• Arria® 10 GX FPGA開発キット・ユーザーガイドと回路図
• Arria® 10 SoC 開発キット・ユーザーガイドと回路図

Cyclone® GX 10 デバイス

• Cyclone® 10 GX 回路図レビュー・ワークシート
• Cyclone® 10 GX FPGA開発キット・ユーザーガイドと回路図

ボード・デザイン・ガイドライン

• Agilex™ 7 デバイス・デザイン・ガイドライン高速シリアル・インターフェイス・シグナル・インテグリティー・ユーザーガイド
• インテル® Agilex™ 5 PCB デザイン・ガイドライン (HSSI、EMIF、MIPI、真の差動、PDN) ユーザーガイド
• AN 766: Stratix® 10 高速信号インターフェイス・レイアウト・デザイン・ガイドライン・ユーザーガイド
• AN 958: ボード・デザイン・ガイドライン・ソリューション
• ボード・レイアウト・テスト
• AN 114: プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン
• AN 613: FPGAs 向け PCB スタックアップ・デザインに関する考慮事項
• AN745: FPGA DisplayPort インターフェイス向けデザイン・ガイドライン
• FMC DisplayPort ドーター・カード・リビジョン 8 回路図
• FMC DisplayPort ドーター・カード・リビジョン 11 回路図
• HSMC DisplayPort 1.2 ドーター・カードの回路図

免責事項: Arria® 10 および Stratix® 10 開発キットにオンボードの DisplayPort TX ボードデザインの実装は、PMA + PCS ボンディングを許可しないため、推奨いたしません。ユーザーは、Bitec デザイン実装をご参照ください。

消費電力管理

• AN 910: Agilex™ 7 電源分配ネットワーク・デザイン・ガイドライン
• Agilex™ 7 電源管理ユーザーガイド
• Agilex™ 5 電源管理ユーザーガイド
• Stratix® 10 電源管理ユーザーガイド
• Stratix® 10 Early Power Estimator ユーザーガイド
• AN 692:Agilex™ 7、Stratix 10、Arria® 10、Cyclone® 10 GX デバイス電源シーケンスに関する考慮事項
• Arria® 10 Early Power Estimator ユーザーガイド
• AN 711: Arria 10 消費電力削減機能
• Cyclone® 10 Early Power Estimator ユーザーガイド
• Early Power Estimator (EPE) および消費電力アナライザー
• AN 750: FPGA PDN ツールを使用して電源供給ネットワーク・デザインを最適化
• デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド
• AN 721: FPGA 電源ツリーの作成
• Quartus® Prime 開発ソフトウェア・プロ・エディション・ユーザーガイド電力解析と最適化
• FPGA電力および熱計算機ユーザーガイド

熱電源管理

インテル® Agilex™ デバイス

• AN 944: FPGA Power and Thermal Calculator (PCT) による Agilex™ 7 熱モデリング
• 電力および熱計算機 (PTC) を使用した Agilex™ 5 熱設計ユーザーガイド

Stratix® 10 デバイス

• AN 787: Stratix® 10 Early Power Estimator による熱モデリングと管理
• AN 943: Stratix® 10 Thermal Modeling with the FPGA Power and Thermal Calculator (PCT)

パワーシーケンス

インテル® Agilex™ 7、Stratix® 10、Arria® 10、Cyclone® 10 GX デバイス

• AN 692: Agilex™ 7、Stratix® 10 Arria® 10、および Cyclone® 10 GX デバイス向け電源シーケンスに関する考慮事項

デザインには、Bitec FMC ドーターカードが必要です。どのように選択するのですか？

Bitec FMC ドーターカード・リビジョンの選択におけるクイック・ガイドラインについては、次の表を参照してください。

10 シリーズデバイス向け、Bitec FMC ドーターカードの、シングルまたはデュアルレーン・トランシーバー・チャネルを使用する要件は？

はい。Bitec FMC ドーターカードの初期バージョン (リビジョン 8 以前) を使用 / 参照する DisplayPort デザインの場合、チャネルでのレーン反転と極性反転のため、TX および RX で次のリンクのピン割り当てに従う必要があります。

DisplayPort TX 専用、または RX 専用デザインを作成する方法は？

DisplayPort TX 専用または RX 専用デザインを作成するための一般的なガイドラインは、 DisplayPort Arria® 10 FPGA IP デザイン例ユーザーガイド。または、DisplayPort TX 専用デザインに関するより詳細な説明は、 AN 883: Arria® 10 DisplayPort TX 専用デザイン・ユーザーガイド。

4.デザイン例

Arria® 10 デバイス

• AN 793: Arria® 10 ビデオおよび画像処理パイプライン再送信リファレンス・デザインを備えた DisplayPort 4Kp60
• Arria® 10 DisplayPort TX 専用デザイン・ユーザーガイド
• Arria® 10 オンボードコネクターを使用した DisplayPort デザイン例 (TX 専用)
• DisplayPort UHD スケーラーおよびミキサーのデザイン例ユーザーガイド
• AN 900: Arria® 10 DisplayPort 8K RX 専用デザイン。
• AN 889: 8K DisplayPort ビデオ・フォーマット変換デザイン例

5.デバッグ

DisplayPort デザインをデバッグする方法は？

開発キットに搭載されたユーザー LED で、リンク・トレーニングの完了状況、リンクレート、チャネル数を監視します。

• DisplayPort Stratix® 10 FPGA IP デザイン例ユーザーガイド

Nios® II 端末経由で、リンク・トレーニングのビデオのメインストリーム属性 (MSA) 情報および補助チャネル・トラフィックを監視します。

• DisplayPort FPGA IP ユーザーガイド
• AN 900: Arria® 10 DisplayPort 8K RX 専用デザイン

必要なビデオ解像度帯域幅とその回復クロックを計算します。

• DisplayPort Bandwidth & PCR Calculator

DisplayPort リンク・トレーニング AUX トランザクションを変換する

• DisplayPort Link Training AUX Translation Tool