DisplayPort IP サポートセンター
DisplayPort IP サポートセンターは、業界標準のステージで構成されており、DisplayPort IP コアを計画、選択、デザイン、実装、および検証するためのさまざまなリソースを提供します。また、システムの起動や DisplayPort リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、DisplayPort システムの一連のデザインフローに従ってカテゴリー分けされています。
Intel Agilex® 7、インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 GX デバイスの追加サポートリソースは、次のリンクをクリックして確認できます。ドキュメントのアーカイブ、トレーニング・コース、ビデオ、デザイン例、ナレッジベース。
1.デバイスおよび IP の選択
DisplayPort IP がサポートしている機能は何ですか。
機能 | 詳細 |
---|---|
DisplayPort IP コアの機能 |
セカンダリー・ストリーム・データ・パケットを使用したトランスポート |
典型的なアプリケーション |
|
デバイスファミリーをサポート |
|
デザインツール |
|
注: HDCP (高帯域幅デジタルコンテンツ保護) 機能は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションには含まれていません。詳細については、メディア接続ソリューションの HDCP 機能を参照してください - インテル® FPGA。
どのインテル® FPGA デバイスファミリーを使用すればよいですか?
デバイスファミリーがサポートするリンクレート
下記の表は、M10K を使用する Arria® V および Cyclone® V デバイス、M20K を使用する インテル® Arria® 10、インテル® Stratix® 10、Stratix® V デバイスのリソース情報を示しています。
次のパラメーター設定を使用して取得したリソース:
- モード = 単方向
- 最大レーン数 = 4 レーン
- 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
- ピクセル入力モード = クロックあたり 1 ピクセル
デバイスファミリー | 2 シンボル (20 ビット・モード) |
4 シンボル (40 ビット・モード) |
FPGA ファブリックのスピードグレード |
---|---|---|---|
Intel Agilex® 7 (F タイル) |
RBR、HBR、HBR2 |
RBR、HBR、HBR2、HBR3、UHBR10 |
1、2、3* |
インテル® Stratix® 10 (H タイル) |
RBR、HBR、HBR2 |
RBR、HBR、HBR2、HBR3、UHBR10、UHBR20 (予備サポートのみ) |
1、2、3* |
インテル® Stratix® 10 (L タイル) |
RBR、HBR、HBR2 |
RBR、HBR、HBR2、HBR3 |
1、2、3* |
インテル® Arria® 10 FPGA |
RBR、HBR、HBR2 |
RBR、HBR、HBR2、HBR3 |
1、2 |
インテル® Cyclone® 10 GX |
RBR、HBR、HBR2 |
RBR、HBR、HBR2、HBR3 |
5、6 |
Stratix® V |
RBR、HBR、HBR2 |
RBR、HBR、HBR2 |
1、2、3 |
Arria® V GX/GT/GS |
RBR、HBR |
RBR、HBR、HBR2 |
3、4、5 |
Arria® V GZ デバイス |
RBR、HBR、HBR2 |
RBR、HBR、HBR2 |
サポートされているあらゆるスピードグレード |
Cyclone® V |
RBR、HBR |
RBR、HBR |
サポートされているあらゆるスピードグレード |
注: Intel Agilex® 7、インテル® Arria® 10、インテル® Stratix® 10 FPGA ファブリック・スピード・グレード 3 の条件付きサポート。詳細については、インテルのセールス担当者にお問い合わせください。
DisplayPort インテル® FPGA IP コアの FPGA リソース使用率とは何ですか?
パフォーマンスおよびリソース使用率
リソース使用率データは、DisplayPort インテル® FPGA IP の一般的な期待性能を示します。
下記の表は、選択されたバリエーションのリソースと予測されるパフォーマンスを示しています。結果は、次のデバイス向けにインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 20.2 を使用して取得されたものです。
- Intel Agilex® F タイル (AGIB027R31B1E2VR0)
- インテル® Stratix® 10 (1SG280HU1F50E2VGS1)
- インテル® Arria® 10 (10AX115S2F45I1SG)
- インテル® Cyclone® 10 GX (10CX220YF780E5G)
DisplayPort 1.4 インテル® FPGA IP リソース使用率
下記の表は、M20K を使用する Intel Agilex® 7、インテル® Arria® 10、インテル® Cyclone® 10 GX、インテル® Stratix® 10 デバイスのリソース情報を示しています。次のパラメーター設定を使用して取得したリソース:
- モード = 単方向
- 最大レーン数 = 4 レーン
- 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
- ピクセル入力モード = クロックあたり 1 ピクセル、Intel Agilex® 7 のクロックあたり 4 ピクセル
デバイス |
ストリーム数 |
方向 |
クロックあたりのシンボル 動作周波数 |
アダプティブ・ロジック・モジュール(ALM) |
ロジックレジスター数 1 番目 |
ロジックレジスター数 セカンダリー |
メモリービット |
メモリー M10K または M20K |
---|---|---|---|---|---|---|---|---|
Intel Agilex® 7 |
インテル® SST |
RX |
クアッド |
7040 |
11781 |
- |
18368 |
18、英語) |
インテル® SST |
TX |
クアッド |
7600 |
10149 |
- |
26576 |
29 |
|
インテル® Stratix® 10 |
SST (シングル・ストリーム) |
RX |
デュアル |
5,200 |
7,700 |
640 |
16,256 |
11 |
SST (シングル・ストリーム) |
RX |
クアッド |
7,100 |
9,500 |
880 |
18,816 |
14 |
|
SST (シングル・ストリーム) |
TX |
デュアル |
5,100 |
7,100 |
420 |
12,176 |
15 |
|
SST (シングル・ストリーム) |
TX |
クアッド |
7,100 |
9,200 |
550 |
22,688 |
29 |
|
インテル® Arria® 10 |
SST (シングル・ストリーム) |
RX |
デュアル |
4,200 |
6,900 |
1,200 |
16,256 |
11 |
SST (シングル・ストリーム) |
RX |
クアッド |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (シングル・ストリーム) |
TX |
デュアル |
4,700 |
6,300 |
1,000 |
6,728 |
6 |
|
SST (シングル・ストリーム) |
TX |
クアッド |
6,700 |
8,400 |
1,200 |
16,520 |
13 |
|
MST |
RX |
クアッド |
20,100 |
24,400 |
4,500 |
58,368 |
32 |
|
(4 ストリーム) |
TX |
クアッド |
26,400 |
29,000 |
4,300 |
21,728 |
34 |
|
インテル® Cyclone® 10 GX |
SST (シングル・ストリーム) |
RX |
デュアル |
4,200 |
7,000 |
1,200 |
16,256 |
11 |
SST (シングル・ストリーム) |
RX |
クアッド |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (シングル・ストリーム) |
TX |
デュアル |
4,600 |
6,200 |
1,000 |
10,568 |
8 |
|
SST (シングル・ストリーム) |
TX |
クアッド |
6,800 |
8,400 |
1,200 |
17,096 |
13 |
|
MST |
RX |
デュアル |
22,000 |
24,400 |
4,400 |
58,368 |
32 |
|
(4 ストリーム) |
TX |
クアッド |
26,500 |
29,000 |
4,400 |
36,576 |
32 |
DisplayPort 2.0 インテル® FPGA IP リソース使用率
下記の表は、M20K を使用するインテル® Stratix® 10 デバイスのリソース情報を示しています。DP2.0 のリソース数には、DP1.4 のリソース数も含まれています。次のパラメーター設定を使用して取得したリソース:
- モード = 単方向
- 最大レーン数 = 4 レーン
- 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
- ピクセル入力モード = クロックあたり 4 ピクセル
デバイス |
ストリーム数 |
方向 |
クロックあたりのシンボル 動作周波数 |
アダプティブ・ロジック・モジュール(ALM) |
ロジックレジスター数 1 番目 |
ロジックレジスター数 セカンダリー |
メモリー ビット |
メモリー M10K または M20K |
---|---|---|---|---|---|---|---|---|
インテル® Stratix® 10 |
MST (1 ストリーム) |
RX |
- |
21,500 |
38,000 |
- |
244,352 |
74 |
MST (1 ストリーム) |
TX |
- |
32,500 |
43,000 |
- |
265,232 |
154 |
|
MST (4 ストリーム) |
RX |
- |
48,000 |
70,751 |
- |
357,632 |
164 |
|
MST (4 ストリーム) |
TX |
- |
104,000 |
125,478 |
- |
535,808 |
572 |
HDCP リソース使用率
この表は、DisplayPort インテル® FPGA IP の HDCP リソースデータを示しており、インテル® Arria® 10 およびインテル® Stratix® 10 デバイスでは SST (シングルストリーム) 構成と最大 4 レーン構成を使用しています。
デバイス |
HDCP IP |
HDCP キー管理をサポート |
クロックあたりのシンボル |
アダプティブ・ロジック・モジュール(ALM) |
組み合わせ ALUT |
ロジックレジスター数 |
メモリー M20K |
DSP |
---|---|---|---|---|---|---|---|---|
インテル® Stratix® 10 |
HDCP 2.3 TX |
0 |
デュアル |
7,723 |
11,555 |
13,685 |
10 |
3 |
HDCP 2.3 TX |
0 |
クアッド |
10,767 |
17,154 |
17,842 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
デュアル |
8,232 |
12,376 |
14,123 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
クアッド |
11,082 |
17,741 |
18,125 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
デュアル |
8,431 |
12,626 |
14,647 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
クアッド |
11,304 |
18,071 |
18,586 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
デュアル |
8,796 |
13,174 |
14,707 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
クアッド |
11,690 |
18,658 |
18,847 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
デュアル |
3,154 |
4,108 |
5,181 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
クアッド |
4,794 |
6,194 |
7,640 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
デュアル |
3,614 |
4,894 |
5,916 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
クアッド |
5,169 |
6,979 |
6,791 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
デュアル |
2,602 |
3,355 |
4,245 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
クアッド |
4,229 |
5,428 |
6,452 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
デュアル |
3,045 |
4,022 |
4,904 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
クアッド |
4,656 |
6,173 |
5,773 |
5 |
0 |
|
インテル® Arria® 10 |
HDCP 2.3 TX |
0 |
デュアル |
6,752 |
10,724 |
13,138 |
10 |
3 |
HDCP 2.3 TX |
0 |
クアッド |
9,934 |
16,760 |
16,716 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
デュアル |
7,165 |
11,350 |
13,615 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
クアッド |
10,374 |
17,364 |
17,561 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
デュアル |
7,395 |
11,721 |
13,775 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
クアッド |
10,547 |
17,674 |
17,335 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
デュアル |
7,785 |
12,420 |
14,213 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
クアッド |
10,972 |
18,424 |
18,167 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
デュアル |
2,505 |
3,826 |
5,336 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
クアッド |
3,724 |
5,648 |
5,882 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
デュアル |
2,849 |
4,429 |
5,846 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
クアッド |
4,142 |
6,335 |
6,635 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
デュアル |
1,995 |
2,879 |
4,248 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
クアッド |
3,270 |
4,810 |
4,851 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
デュアル |
2,382 |
3,549 |
4,821 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
クアッド |
3,677 |
5,472 |
5,604 |
5 |
0 |
2.デザインフローおよび IP の統合
DisplayPort 関連の情報とドキュメントにはどのようなものがありますか?
Intel Agilex® 7 (F タイル)、インテル® Stratix® 10 (H タイルおよび L タイル)、インテル® Arria® 10、インテル® Cyclone® 10 GX、インテル® Arria® V GX/GT/GS、インテル® Arria® V GZ、インテル® Cyclone® V、インテル® Stratix® V
DisplayPort IP コアを生成する方法とは?
インテル® Quartus® Prime 開発ソフトウェアで DisplayPort IP コアを生成する手順は、「IP パラメータとオプションの指定」の章を参照してください。
インテル® Quartus® で生成された DisplayPort のデザイン例でサポートされているのは?
DisplayPort インテル® FPGA IP コアのデザイン例は、Pixel Clock Recovery (PCR) モジュールあり / なしの DisplayPort RX インスタンスから DisplayPort TX インスタンスのパラレル・ルートバックを示します。下記の表は、Intel Agilex® 7、インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 GX デバイスで利用可能なデザイン例のオプションを示しています。
デバイス | デザイン例 | 指定 | データ速度 | チャネルモード | ループバック・タイプ |
---|---|---|---|---|---|
Intel Agilex® 7 |
DisplayPort SST パラレル・ループバック (PCR なし) | DisplayPort SST |
RBR、HBR、HBR2、HBR3、UHBR10 |
単方向 |
パラレル (PCR なし) |
AXIS ビデオ・インターフェイスを使用した DisplayPort SST パラレル・ループバック | DisplayPort SST | RBR、HBR、HRB2、HBR3、UHBR10 | 単方向 | AXIS ビデオ・インターフェイスによるパラレル | |
インテル® Stratix® 10 |
DisplayPort SST パラレル・ループバック PCR あり (HDCP あり・なし) | DisplayPort SST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR あり) |
DisplayPort SST パラレル・ループバック (PCR なし) | DisplayPort SST |
UHBR10 (Stratix®10 H タイル)、HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR なし) |
|
DisplayPort SST TX のみ | DisplayPort SST | HBR3、HBR2、HBR、RBR | 単方向 | - | |
DisplayPort SST RX のみ | DisplayPort SST | HBR3、HBR2、HBR、RBR | 単方向 | - | |
インテル® Arria® 10 FPGA |
DisplayPort SST パラレル・ループバック PCR あり (HDCP あり・なし) | DisplayPort SST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR あり) |
DisplayPort SST パラレル・ループバック (PCR なし) | DisplayPort SST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR なし) |
|
DisplayPort MST パラレル・ループバック (PCR あり) | DisplayPort MST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR あり) |
|
DisplayPort MST パラレル・ループバック (PCR なし) | DisplayPort MST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR なし) |
|
DisplayPort SST TX のみ |
DisplayPort SST |
HBR3、HBR2、HBR、RBR | 単方向 |
- |
|
DisplayPort SST RX のみ |
DisplayPort SST |
HBR3、HBR2、HBR、RBR | 単方向 |
- |
|
インテル® Cyclone® 10 GX |
DisplayPort SST パラレル・ループバック (PCR あり) | DisplayPort SST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR あり) |
DisplayPort SST パラレル・ループバック (PCR あり) | DisplayPort SST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR なし) |
|
DisplayPort MST パラレル・ループバック (PCR あり) | DisplayPort MST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR あり) |
|
DisplayPort MST パラレル・ループバック (PCR なし) | DisplayPort MST |
HBR3、HBR2、HBR、RBR | 単方向 |
パラレル (PCR なし) |
|
DisplayPort SST TX のみ | DisplayPort SST | HBR3、HBR2、HBR、RBR | 単方向 | - | |
DisplayPort SST RX のみ | DisplayPort SST | HBR3、HBR2、HBR、RBR | 単方向 | - |
インテル® Quartus® DisplayPort のデザイン例を生成する方法は?
Intel Agilex® 7、インテル® Stratix®、インテル® Arria® 10、インテル® Cyclone® 10 GX デバイスについては、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの DisplayPort インテル® FPGA パラメーター・エディターを使用して、デザイン例を生成します。
- [ツール] > IP カタログをクリックし、対象のデバイスファミリーを選択します。
- IP カタログで、DisplayPort インテル® FPGA IP を探して、ダブルクリックします。New IP Variation ウィンドウが表示されます。
- カスタム IP バリエーションのトップレベル名を指定します。パラメーター・エディターは、ip という名前のファイルに、IP バリエーションの設定を保存します。
- デバイスフィールドで特定の FPGA デバイスを選択するか、デフォルトのインテル® Quartus® Prime ソフトウェアのデバイスの選択をすることも可能です。
- [OK] をクリックします。パラメーター・エディターが表示されます。
- TX および RX 両方に対応する、目的のパラメーターを設定します。
- デザイン例タブで、基準に合ったデザイン例を選択します。
- [シミュレーション] を選択してテストベンチを生成し、[合成] を選択してハードウェアのデザイン例を生成します。デザイン例ファイルを生成するには、これらのオプションの少なくとも 1 つを選択する必要があります。両方を選択すると、生成時間が長くなります。
- 対象の開発キットについては、利用可能なインテル® FPGA 開発キットを選択します。開発キットを選択すると、対象デバイス (手順 4 で選択済み) を選択して、開発キット上のデバイスに合わせて変更します。
- [サンプルデザインの生成] をクリックします。
同様に、下記のリンクでは、
インテル® Quartus® Prime 開発ソフトウェアから DisplayPort デザイン例を生成する手順を紹介します。
- DisplayPort Intel Agilex® 7 F タイル FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Stratix® 10 FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Arria® 10 FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Cyclone® 10 GX FPGA IP デザイン例ユーザーガイド
デザインをコンパイルおよびテストする方法は?
Intel Agilex® 7 および 10 シリーズのデバイスの場合、DisplayPort のデザインをコンパイルおよびテストする手順は、次の DisplayPort のデザインの
「デザインのコンパイルおよびテスト」で確認できます。
- DisplayPort Intel Agilex® 7 F タイル FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Stratix® 10 FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Arria® 10 FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Cyclone® 10 GX FPGA IP デザイン例ユーザーガイド
DisplayPort 機能シミュレーションを実行する方法は?
Intel Agilex® 7、インテル® Stratix、インテル® Arria® 10、インテル® Cyclone® 10 GX デバイスについては、以下の手順で DisplayPort 機能シミュレーションを生成できます。
DisplayPort パラメーター・エディターのシミュレーション・オプションを有効にし、DisplayPort のデザイン例を生成します。
デザインのシミュレーション:
- DisplayPort Intel Agilex® 7 F タイル FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Stratix® 10 FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Arria® 10 FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Cyclone® 10 GX FPGA IP デザイン例ユーザーガイド
シミュレーション・テストベンチ:
- DisplayPort Intel Agilex® 7 F タイル FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Stratix® 10 FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Arria® 10 FPGA IP デザイン例ユーザーガイド
- DisplayPort インテル® Cyclone® 10 GX FPGA IP デザイン例ユーザーガイド
クロック・リカバリー・コアに関する情報はどこにありますか?
Intel Agilex® 7、インテル® Stratix®、インテル® Arria® 10、インテル® Cyclone® 10 GX DisplayPort のデザイン例は、ピクセル・クロック・リカバリー IPを使用しています。
クロック・リカバリー・コアの情報:
DisplayPort Link トレーニング・フローに関する情報はどこにありますか?
ソースデバイスがビデオデータをシンクデバイスに送信する前に、ソースシンク間の Link トレーニング・プロセスを完了する必要があります。
DisplayPort Link トレーニング・フロー:
DisplayPort API リファレンスや DPCD に関する情報はどこにありますか?
DisplayPort アプリケーション・プログラミング・インターフェイス (API) リファレンスと DPCD の手順については、次のリソースを参照してください。
3.ボードデザインおよび電源管理
ピン接続ガイドライン
Intel Agilex® 7 デバイス
インテル® Stratix® 10 デバイス
インテル® Arria® 10 デバイス
インテル® Cyclone® 10 GX デバイス
回路図レビュー
Intel Agilex® 7 デバイス
インテル® Stratix® 10 デバイス
- インテル® Stratix® 10 GX、MX、および SX 回路図レビュー・ワークシート
- インテル® Stratix® 10 GX FPGA 開発キット・ユーザーガイドと回路図
- インテル® Stratix® 10 SX SoC 開発キット・ユーザーガイドと回路図
インテル® Arria® 10 デバイス
- インテル® Arria® 10 GX、GT、および SX 回路図レビュー・ワークシート
- インテル® Arria® 10 GX FPGA 開発キット・ユーザーガイドと回路図
- インテル® Arria® 10 SoC 開発キット・ユーザーガイドと回路図
インテル® Cyclone® 10 デバイス
ボード・デザイン・ガイドライン
- AN 958: ボード・デザイン・ガイドライン・ソリューション
- ボード・レイアウト・テスト
- AN 114 : インテル® プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン
- AN 766: インテル® Stratix® 10 デバイス、高速信号インターフェイス・レイアウト・デザイン・ガイドライン
- AN 613: インテル® FPGA 向け PCB スタックアップ・デザインに関する考慮事項
- AN745: インテル® FPGA DisplayPort インターフェイス向けデザイン・ガイドライン
- FMC DisplayPort ドーター・カード・リビジョン 8 回路図
- FMC DisplayPort ドーター・カード・リビジョン 11 回路図
- HSMC DisplayPort 1.2 ドーター・カードの回路図
免責事項: インテル® Arria® 10 およびインテル® Stratix® 10 開発キットにオンボードの DisplayPort TX ボードデザインの実装は、PMA + PCS ボンディングを許可しないため、推奨いたしません。ユーザーは、Bitec デザイン実装をご参照ください。
消費電力管理
- Early Power Estimator (EPE) および消費電力アナライザー
- AN 750: インテル® FPGA の PDN ツールを使用し、電源供給ネットワーク・デザインを最適化
- デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド
- インテル® Cyclone® 10 GX FPGA 向け Early Power Estimator のユーザーガイド
- インテル® Arria® 10 FPGA 向け Early Power Estimator のユーザーガイド
- AN 711: インテル® Arria® 10 デバイスでの消費電力削減機能
- AN 721: FPGA 電源ツリーの作成
- AN 692: インテル® Cyclone® 10 GX、インテル® Arria® 10、インテル® Stratix® 10 、Intel Agilex® 7 デバイス向け電源シーケンスに関する考慮事項
- インテル® Stratix® 10 FPGA 向け Early Power Estimator のユーザーガイド
- インテル® Stratix® 10 電源管理ユーザーガイド
- Intel Agilex® 7 電源管理ユーザーガイド
- AN 910: Intel Agilex® 7 電源分配ネットワーク・デザイン・ガイドライン
- インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ユーザーガイド電力解析と最適化
- インテル® FPGA Power and Thermal Calculator ユーザーガイド
熱電源管理
インテル® Stratix® 10 デバイス
- AN 787: Early Power Estimator 採用インテル® Stratix® 10 熱モデリングおよび管理
- AN 943: インテル® FPGA Power and Thermal Calculator 採用インテル® Stratix® 10 FPGA 向け熱モデリング
- AN 944: インテル® FPGA Power and Thermal Calculator 採用 Intel Agilex® 7 FPGA 向け熱モデリング
パワーシーケンス
インテル® Stratix® 10、インテル® Cyclone® 10 GX、インテル® Arria® 10 デバイス
デザインには、Bitec FMC ドーターカードが必要です。どのように選択するのですか?
Bitec FMC ドーターカード・リビジョンの選択におけるクイック・ガイドラインについては、次の表を参照してください。
10 シリーズデバイス向け、Bitec FMC ドーターカードの、シングルまたはデュアルレーン・トランシーバー・チャネルを使用する要件は?
はい。Bitec FMC ドーターカードの初期版 (リビジョン 9 以前) で使用 / 参照される DisplayPort デザインには、チャネルでのレーン反転と極性反転による、次のリンクのピン・アサインメントが TX および RX で行われる必要があります。
デバイス |
デバイス部品番号 |
ピン・アサインメント・ガイドへのリンク |
---|---|---|
インテル® Stratix® 10デバイス |
1SG280HU1F50E2VGS1 |
|
インテル® Arria® 10 デバイス |
10AX115S2F45I1SG |
|
インテル® Cyclone® 10 GX デバイス |
10CX220YF780E5G |
DisplayPort TX 専用、または RX 専用デザインを作成する方法は?
DisplayPort TX 専用または RX 専用デザインを作成するための一般的なガイドラインは、DisplayPort インテル® Arria® 10 FPGA IP デザイン例ユーザーガイドで確認できます。または、DisplayPort TX 専用デザインに関する詳細については、AN 883: インテル® Arria® 10 DisplayPort TX 専用デザイン・ユーザーガイドで参照できます。
4.デザイン例
インテル® Arria® 10 デバイス
5.デバッグ
DisplayPort デザインをデバッグする方法は?
開発キットに搭載されたユーザー LED で、リンク・トレーニングの完了状況、リンクレート、チャネル数を監視します。
Nios® II 端末経由で、リンク・トレーニングのビデオのメインストリーム属性 (MSA) 情報および補助チャネル・トラフィックを監視します。
必要なビデオ解像度帯域幅とその回復クロックを計算します。
DisplayPort リンク・トレーニング AUX トランザクションを変換する