シリアル・デジタル・インターフェイス II IP サポートセンター
このページは、シリアル・デジタル・インターフェイス II システムの一連のデザインフローに従ってカテゴリー分けされています。シリアル・デジタル・インターフェイス II IP コアの計画、選択、設計、実装、検証方法について情報を見ることができます。また、システムの起動とシリアル・デジタル・インターフェイス II IP デザインのデバッグ方法に関するガイドラインもあります。
インテル® Agilex™ 7、インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 デバイスについては、以下のページからサポートリソースを入手できます。その他のデバイスについては、次のリンクから検索してください。FPGA ドキュメント・インデックス、トレーニング・コース、ビデオ、デザイン例、ナレッジベース。
1.デバイスおよび IP の選択
SDI II インテル® FPGA IP が対応している機能は何ですか。
どのインテル® FPGA デバイスファミリーを使用すればよいですか?
SDI II インテル® FPGA IP コアの FPGA リソース使用率とは何ですか。
2.デザインフローおよび IP の統合
ドキュメント
- IP コアのユーザーガイド
- SDI II インテル® FPGA IP ユーザーガイド
- インテル® Agilex™ 7 デバイス
- F タイル SDI II FPGA IP デザイン例ユーザーガイド
- インテル® Stratix® 10 デバイス
- SDI II インテル® Stratix® 10 FPGA IP デザイン例ユーザーガイド
- インテル® Arria® 10 デバイス
- SDI II インテル® Arria® 10 FPGA IP デザイン例ユーザーガイド
- インテル® Cyclone® 10 GX デバイス
- SDI II インテル® Cyclone® 10 GX FPGA IP デザイン例ユーザーガイド
- インテル® FPGA IP リリースノート
- シリアル・デジタル・インターフェイス (SDI) II インテル® FPGA IP リリースノート
SDI II インテル® FPGA IP コアはどのように生成しますか。
- SDI II インテル® FPGA IP ユーザーガイド、セクション 3.2.1。新しいインテル® Quartus® Prime プロジェクトの作成
- SDI II インテル® FPGA IP ユーザーガイド、セクション 3.2.2。IP カタログの起動
- SDI II インテル® FPGA IP ユーザーガイド、セクション 3.2.3。IP コアのパラメーター化
SDI II インテル® FPGA IP デザイン例をどのように生成しますか。
以下のリンクは、SDI II インテル® FPGA IP デザイン例をインテル® Quartus® Prime ソフトウェアから生成する手順を提供しています。
- インテル® Agilex™ 7 デバイス
- インテル® Stratix® 10 デバイス
- インテル® Arria® 10 デバイス
- インテル® Cyclone® 10 GX デバイス
デザインをコンパイルおよびテストする方法は?
インテル® Agilex™、インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 GX デバイスでは、SDI II インテル® FPGA IP デザインのコンパイルとテストの手順については、「デザインのコンパイルとテスト」セクションの次の SDI II インテル® FPGA IP デザイン例ユーザーガイドで見ることができます。
- インテル® Agilex™ 7 デバイス
- インテル® Stratix® 10 デバイス
- インテル® Arria® 10 デバイス
- インテル® Cyclone® 10 GX デバイス
SDI II インテル® FPGA IP の機能シミュレーションはどのように実行しますか。
インテル® Agilex™ F タイル、インテル® Stratix®、インテル® Arria® 10、インテル® Cyclone® 10 GX デバイスについては、以下の手順で SDI II インテル® FPGA IP の機能シミュレーションを生成できます。
- SDI II インテル® FPGA IP パラメーター・エディターでシミュレーション・オプションを有効にし、SDI II インテル® FPGA IP デザイン例を生成する
- インテル® Agilex™ 7 デバイス
- インテル® Stratix® 10 デバイス
- インテル® Arria® 10 デバイス
- インテル® Cyclone® 10 GX デバイス
3.ボードデザインおよび電源管理
ピン接続ガイドライン
- インテル® Agilex™ 7 デバイス
- インテル® Agilex™ デバイスファミリー・ピン接続ガイドライン
- インテル® Stratix® 10 デバイス
- インテル® Stratix® 10 デバイスファミリーのピン接続ガイドライン
- インテル® Arria® 10 デバイス
- インテル® Arria® 10 GX、GT、および SX デバイス・ファミリー・ピン接続ガイドライン
- インテル® Cyclone® 10 GX デバイス
- インテル® Cyclone® 10 GX デバイスファミリーのピン接続ガイドライン
回路図レビュー
- インテル® Agilex™ 7 デバイス
- インテル® Agilex™ デバイス回路図レビュー・ワークシート
- インテル® Stratix® 10 デバイス
- インテル® Stratix® 10 GX、MX、および SX 回路図レビュー・ワークシート
- インテル® Stratix® 10 GX FPGA 開発キットのユーザーガイド
- インテル® Stratix® 10 SX SoC 開発キットのユーザーガイド
- インテル® Arria® 10 デバイス
- インテル® Arria® 10 GX、GT、および SX 回路図レビュー・ワークシート
- インテル® Arria® 10 FPGA 開発キットユーザー
- インテル® Arria® 10 SoC 開発キットのユーザーガイド
- インテル® Cyclone® 10 デバイス
- インテル® Cyclone® 10 GX 回路図レビュー・ワークシート
- インテル® Cyclone® 10 GX FPGA 開発キットのユーザーガイド
消費電力管理
- Early Power Estimator (EPE) および消費電力アナライザー
- AN 750: インテル® FPGA の PDN ツールを使用し、電源供給ネットワーク・デザインを最適化
- デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド
- インテル® Cyclone® 10 GX FPGA 向け Early Power Estimator のユーザーガイド
- インテル® Arria® 10 FPGA 向け Early Power Estimator のユーザーガイド
- AN 711: インテル® Arria® 10 デバイスでの消費電力削減機能
- AN 721: FPGA 電源ツリーの作成
- AN 692: インテル® Cyclone® 10 GX、インテル® Arria® 10、インテル® Stratix® 10 、インテル® Agilex™ デバイス向け電源シーケンスに関する考慮事項
- インテル® Stratix® 10 FPGA 向け Early Power Estimator のユーザーガイド
- インテル® Stratix® 10 電源管理ユーザーガイド
- インテル® Agilex™ 電源管理ユーザーガイド
- AN 910: インテル® Agilex™ 7 電源分配ネットワーク・デザイン・ガイドライン
- インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ユーザーガイド: 電力解析と最適化
- インテル® FPGA Power and Thermal Calculator ユーザーガイド
熱電源管理
- インテル® Stratix® 10 デバイス
- AN 787: Early Power Estimator 採用インテル® Stratix® 10 熱モデリングおよび管理
- AN 943: インテル® FPGA Power and Thermal Calculator 採用インテル® Stratix® 10 FPGA 向け熱モデリング
- AN 944: インテル® FPGA Power and Thermal Calculator 採用インテル® Agilex™ FPGA 向け熱モデリング
パワーシーケンス
- インテル® Stratix® 10、インテル® Cyclone® 10 GX、インテル® Arria® 10、インテル® Agilex® 7 デバイス
- AN 692: インテル® Cyclone® 10 GX、インテル® Arria® 10、インテル® Stratix® 10 、インテル® Agilex™ 7 デバイス向け電源シーケンスに関する考慮事項
開発キット
4.デザイン例
- インテル® Arria® 10 デバイス
- インテル® Cyclone® 10 GX デバイス
5.デバッグ
FAQ
SDI II インテル® FPGA IP パラメーター・エディターで、正しい CRC 値とするために「CRC エラー出力」オプションを有効にしてください (SD-SDI には適用されません)。
SDI II インテル® FPGA IP ユーザーガイド、セクション 5.3.1 を参照してください。ラインを挿入して、正しいライン挿入を行ってください。
クロック・シグナル・フリークエンシーが正しいオンボード・クロック・フリークエンシーに接続されていることを確かめてください。例えば、SDI Tx PLL リファレンス・クロック・シグナルが 148.5MHz に構成されている場合、148.5MHz のクロック・チップも使用して、SDI Tx PLL リファレンス・クロック・シグナルに接続してください。
シリアル・ループバックのサンプルデザインについては、顧客は .tcl ファイルの対応するすべてのビデオ解像度をこちらのディレクトリー <example design folder>\hwtest\tpg_ctrl.tcl> で見ることができます。パラレル・ループバックのサンプルデザインについては、この .tcl ファイルは利用できませんが、顧客はSMPTE 仕様の対応するすべてのビデオ解像度にアクセスできます。