タイミング・アナライザーは、業界標準の Synopsys® Design Constraints (SDC) フォーマットをサポートする ASIC 対応のスタティック・タイミング・アナライザーです。このページでは、タイミング・アナライザーの詳細を知ることができるリソースへのリンクを提供します。
タイミング・アナライザーの概要については、 インテル® Quartus® Prime 開発ソフトウェア 製品機能ページのタイミング・アナライザーのセクションを参照してください。
タイミング・アナライザーのリソース
表 1 に、タイミング・アナライザーに関するドキュメントへのリンクを示します。
表 1.タイミング・アナライザーのドキュメント
| タイトル | 詳細 |
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| AN775: I/O タイミング情報生成ガイドライン | このアプリケーション・ノートでは、インテル® Quartus® Prime ソフトウェアを使用して、任意のデバイスの I/O タイミング情報を生成するテクニックを紹介します。 |
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(プロ・エディション) |
インテル® Quartus® Prime プロ・エディション・タイミング・アナライザーは、業界標準の制約と分析手法を用いて、デザイン内のすべてのレジスタ間パス、I/O パス、アシンクロナス・リセット・パスのすべてのデータ所要時間、データ到達時間、クロック到達時間をレポートします。 |
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(スタンダード・エディション) |
インテル® Quartus® Prime スタンダード・エディション・タイミング・アナライザーは、業界標準の制約と分析手法を用いて、デザイン内のすべてのレジスタ間パス、I/O パス、アシンクロナス・リセット・パスのすべてのデータ所要時間、データ到達時間、クロック到達時間をレポートします。 |
| タイミング・アナライザーでのマルチサイクル例外の適用 (PDF) | このアプリケーションノートでは、タイミング・アナライザーでマルチサイクル例外を適用する方法について詳しく説明します。 |
| Quartus Prime タイミング・アナライザー・クックブック (PDF) | このクックブックでは、さまざまなデザイン例とテンプレートを通して、さまざまなデザイン回路にタイミング制約を適用する方法を示します。 |
| タイミング・アナライザー・クイック・スタート・チュートリアル (PDF) | このチュートリアルでは、タイミング・アナライザーについて簡単に紹介します。 |
| SDC およびタイミング・アナライザー API リファレンス・マニュアル (PDF) | このリファレンス・マニュアルには、タイミング・アナライザーでサポートされているすべての SDC コマンドのリストと、ツールコマンド言語 (Tcl) API の全容が記載されています。 |
| AN 471: タイミング・アナライザーによるハイパフォーマンス FPGA PLL 分析 (PDF) | このアプリケーション・ノートでは、タイミング・アナライザーを使用してフェーズロック・ループ (PLL) の分析と制約を行う方法を説明します。 |
| タイミング・アナライザーと Xilinx トレース間での等価タイミング分析の実行Alteraホワイトペーパー (PDF) | このホワイトペーパーでは、Altera のタイミング・アナライザーと Xilinx のトレースとの間で、等価のスタティック・タイミング分析を行う方法を示します。 |
| タイミング・アナライザー クロック・アナライザー | タイミング分析のための式の導出など、クロック分析に関する詳細な情報を提供します。 |
| タイミング・アナライザーの例外 | タイミング・アナライザー SDC の例外の概要とその優先順位について説明します。 |
| タイミング・アナライザーのコレクション | サポートされているすべてのコレクションを一覧表示します (タイミング・アナライザーのコア部分)。 |
| タイミング・アナライザー GUI | タイミング・アナライザーの GUI とその機能について説明します。 |
表 2 に、タイミング・アナライザーに関するトレーニングやデモのリンクを示します。
表 2.タイミング・アナライザーのトレーニングとデモ
| タイトル | 詳細 |
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(オンラインコース) |
タイミング・レポートの評価に重点を置いて、インテル® Quartus® Prime Pro ソフトウェア v. 20.3 のタイミング・アナライザー GUI の重要な側面を学びます。 これは 1.5 時間のオンラインコースです。 |
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(オンラインコース) |
このトレーニングでは、インテル® Quartus® Prime ソフトウェアのタイミング・アナライザーを使用して、シングル・データ・レート・ソース・シンクロナス・インターフェイスを制約および分析する方法を紹介します。一般的なクロック・システム・インターフェースと比較して、ソース・シンクロナス・インターフェイスの利点を学びます。Synopsys* Design Constraints (SDC) を記述して、シングル・データ・レート・ソースのシンクロナス入出力を制約できます。 これは 1 時間のオンラインコースです。 |
ダブル・データ・レートのソース・シンクロナス・インターフェイスの制約 (オンラインコース) |
このトレーニングでは、ダブル・データ・レートのインターフェイスと、それを制約するための課題について紹介します。入力と出力の両方の DDR インターフェイスのクロック制約、データ制約、およびタイミング例外について学びます。最後に、タイミング・アナライザーを使って、DDR ソースのシンクロナス・インターフェイスのタイミングを分析する方法を学びます。 これは 30 分のオンラインコースです。 |
インテル® Quartus® Prime 開発ソフトウェア: 基礎 (インストラクター主導型コース) |
初期デザインからデバイス・プログラミングまで、インテル® Quartus® ソフトウェアを使用した FPGA または CPLD デザインの開発について学びます。新しいプロジェクトを作成し、新規または既存のデザインファイルを入力して、プロジェクトをコンパイルします。コンパイル情報を検索する方法、設定とアサインメントを使用してコンパイル結果を調整する方法、および I/O 関連のアサインメントを管理する方法について説明します。 これは 8 時間のインストラクター主導型コースです。 |