I/O マネジメントおよびボード開発サポートセンター
初期の I/O 計画とサインオフのためのドキュメント、トレーニング、ツール
インテル® Quartus® Prime ソフトウェアには、初期の I/O 計画とサインオフのための I/O 管理ツールがあります。
I/O ピンを計画する間に、PCB の統合向けにインテル® FPGA デザインを準備してください。
- Quartus® Prime 開発ソフトウェア内に、「ボード対応」のボード追跡モデルを作成して、I/O シグナル・インテグリティー指標を取得するか、サードパーティシグナル・インテグリティ・シミュレーション・ツールで、シミュレーション用の IBIS/HSPICE モデルを生成してください。
- 一般的なスケマティック・キャプチャー・ツールで使用できる、カスタム・スケマティック・シンボルを作成するには、I/O ピンアウトをエクスポートしてください。
表 1.I/O マネジメント・ドキュメント
リソース |
ソフトウェア・エディション | 詳細 |
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プロとスタンダード | I/O タイミング情報は、PCB ボード設計段階における早期の解析にとって、きわめて重要です。I/O 規格とピンの配置を考慮しながらデザインのタイミング予算を調整するのに役立てるために、タイミング・パラメーターを生成してください。 |
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I/O マネジメント | プロ | インテル Quartus Prime プロ・エディションおよびインテル Quartus Prime スタンダード・エディション・ハンドブックのこの章では、インテル FPGA I/O プランニング・フローについて説明し、ピン・プランナーなどの多数の I/O プランニング・ツールをいつ、どのように使用するかについて詳しく述べます。ピンプランナーの早期 I/O プランニング・フローとカスタム・メガファンクションを使用して、トップレベルの HDL ファイルを作成する方法を説明します。I/O の割り当てと解析の手法を説明し、インテル Quartus Prime プロ・エディションおよびインテル Quartus・プライム・スタンダード・エディションのボード・トレースモデルを使用した高度な I/O タイミング解析について説明します。 |
I/O マネジメント | スタンダード | |
同時スイッチング・ノイズ (SSN) 解析と最適化 | スタンダード | インテル Quartus Prime スタンダード・エディション・ハンドブックのこの章では、インテル Quartus Prime スタンダード・エディション・ソフトウェア 9.0 以降で SSN アナライザーと最適化ツールを使用する方法を説明します。ツールフローについて論じ、インテル® FPGA デザインで正確な SSN 解析を実行するのに必要なものについて説明します。またインテル Quartus・プライム・スタンダード・エディション・ソフトウェア SSN 最適化テクニックと設定について説明します。 |
表 2.I/O マネジメント・トレーニングとデモ
リソース |
ソフトウェア・エディション | 詳細 |
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スタンダード | インテル® Quartus® Prime スタンダード・エディション・ソフトウェアを使用して、インテル FPGAデザインを作成する方法を学びます。新しいプロジェクトを作成し、ユーザー設定とアサインメントを行い、デバイスをコンパイル、シミュレーション、コンフィグレーションして、デザインがインシステムで動作することを確認します。
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Fast & Easy I/O System Design with Interface Planner | プロ | このトレーニングでは、インターフェイス・プランナー (旧 BluePrint) について学びます。これは インテル® Quartus® Prime Pro Edition ソフトウェアの使いやすいツールで、フィッターの力を使用して合法的なフロアプランを数分で作成できます。ピンごとではなく、インターフェイスごとに保証された適切なリソース配置アサインメントによって、 I/O プランニング・サイクルが短縮されます。
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I/O アサインメントの解析 | なし | Quartus® II ソフトウェアの I/O 割り当てツールについて、短いデモをご覧ください。Prime Pro Edition ソフトウェアにあるインターフェイス・プランナー機能の使用方法インテル Quartus学習します。
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表 3.PCB デザイン・ドキュメント
サードパーティー製 PCB ツールの利用可能なドキュメント
ユーザーガイド | ソフトウェア・エディション | 詳細 |
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ケイデンスのボード・デザイン・ツール・サポート | プロ | Siemens EDA および Cadence* によるオプションのサードパーティー PCB デザインツールのサポートについて説明します。また、HSPICE や IBIS モデルによるシグナル・インテグリティー分析やシミュレーションに関する情報も含まれます。 |
ケイデンスのボード・デザイン・ツール・サポート | スタンダード | |
Siemens EDA PCB デザイン・ツールのサポート | プロ | Mentor Graphics* I/O デザイナー・ソフトウェアでは、Mentor Graphics* ツールがサポートするシンボルのデザイン、作成、編集、およびバックアノテーションのフローをフルFPGA活用できます。 |
Mentor Graphics* PCB デザイン・ツール・サポート | スタンダード | |
デバイス I/O ピンの管理 | プロ | この章では、ターゲットデバイスの I/O ピンの効率的なプランニングと割り当てについて説明します。設計段階の早い段階で、I/O 規格、ピン配置規則、PCB 特性などを検討してください。 |
デバイス I/O ピンの管理 | スタンダード | |
デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド | なし | すべてのデバイスのデバイス固有の PDN ツール 2.0 タブの概要。 |
PDN 向け高速ボード・デザイン・アドバイザー | なし |
このドキュメントには、PDN をデザインしてレビューするための、順を追ったチュートリアルとベストプラクティス・ガイドラインのチェックリストが含まれています。 |
AN 224: 高速ボードレイアウトのガイドライン | なし | インテル® FPGA による高速ボードのデザインとレイアウトに関する情報や提案が含まれます。 |
外部メモリー・デバイス・ハンドブック、第 5 章 高速ボード・デザイン | なし | 高速ボードデザインに関する一般な情報を提供します。 |
表 4.PCB デザイン・リソース
リソース |
ソフトウェア・エディション | 詳細 |
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なし | 使いやすい電源分配ネットワーク (PDN) デザインツールは、インテル® FPGA で使用されるグラフィックス・ツールです。ボードレベル PDN の目的は、電圧レギュレーター・モジュール (VRM) から FPGA 電源へリターン電流に分配すること、および最適なトランシーバー・シグナル・インテグリティーと FPGA 性能をサポートすることです。 |
表 5. ボードレベル・シグナル・インテグリティー・リソース
ボードレベル・シグナル・インテグリティー解析に利用可能なリソース
リソース |
ソフトウェア・エディション | 詳細 |
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サードパーティー・ツールによるシグナル・インテグリティー解析 | プロ | 従来の FPGA デザインにおけるインターフェイスの動作速度がますます速くなる中、PCB を構築する前に、FPGA とボード上の他のデバイス間のタイミングおよびシグナル・インテグリティーのマージンは、仕様および許容範囲内でなければなりません。 |
サードパーティー・ツールによるシグナル・インテグリティー解析 | スタンダード | |
I/O モデルの選択: IBIS または HSPICE | プロ | インテル® Quartus® Prime ソフトウェアでは、異なるシミュレーション状況に役立つ 2 種類の I/O モデル (IBIS モデルと HSPICE モデル) をエクスポートできます。 |
I/O モデルの選択: IBIS または HSPICE | スタンダード |
表 6.シグナル・インテグリティー解析
シグナル・インテグリティー解析トレーニング・コース
リソース |
ソフトウェア・エディション | 詳細 |
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IBIS-AMI モデルによる SerDes チャネル・シミュレーション | プロとスタンダード | このトレーニングでは、インテル® FPGAトランシーバーを使用して高速PCBを設計する際の正確なシグナルインテグリティシミュレーションと解析の必要性について学びます。
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