PCI Express* IP サポートセンター
PCI Express* (PCIe*) サポートセンターが設計ガイダンスを提供します。PCIe システムのデザインフローに合ったカテゴリー別に整理されたリソースを見つけることができます。
PCI Express (PCIe*) IP サポートセンターは、PCIe リンクの選択、設計、実装方法について情報を提供します。また、システムの起動や PCIe* リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、Agilex™ 7、Agilex™™ 5、Stratix® 10 SoC、Arria® 10 SoC、Cyclone® 10 GX SoC、Cyclone® 10 LP SoC、Arria® V SoC、Cyclone®V SoC デバイスの PCIe システム・デザイン・フローに沿ってカテゴリー分類されています。
インテル® Agilex™ 7 FPGA インターフェイス・プロトコル・デザイン、 および Agilex™ 5 FPGA インターフェイス・プロトコル・デザインの追加サポートを入手できます 。標準的な開発フロー向けのステップバイステップのガイド付きジャーニーで、重要なリソースとドキュメントが表示されます。
その他のデバイスについては、 デバイスと製品のサポート コレクションを検索してください。
1.デバイスの選択
FPGA デバイスファミリー
FPGAs に対する PCIe サポートを理解するには、ハード化された PCI Express* IP ブロック数とデバイス構成と機能サポートについてはFPGAページの表を参照してください 。
表にあるデバイスを比較し、PCIe システム実装に適したデバイスを選択できます。
2.ユーザーガイドとリファレンス・デザイン
PCIe IPソリューションには、トランザクション層とデータリンク層を含む、テクノロジーをリードするAltera®PCIeハードプロトコルスタックが含まれています。ハード化された物理層には、物理媒体アタッチメント (PMA) と物理コーディング・サブレイヤー (PCS) の両方が含まれます。Altera® PCIe IP には、ダイレクト・メモリー・アクセス (DMA) エンジンやシングル・ルート I/O バーチャライゼーション (SR-IOV) などのオプションのブロックも含まれています。詳細については、次のユーザーガイドを参照してください。
IP ユーザーガイド
Agilex™ 7 デバイス
F タイル IP ユーザーガイド
- PCI Express 向けFPGA F タイル・Avalon®・ストリーミング IP ユーザーガイド
- PCI Express* 向け AXI ストリーミング・FPGA IP
- PCI Express* 向けスケーラブル・スイッチ・FPGA IP ユーザーガイド
R タイル IP ユーザーガイド
- PCI Express 向けFPGA R タイル・Avalon®・ストリーミング IP ユーザーガイド
- PCI Express* 向け AXI ストリーミング・FPGA IP
- PCI Express* 向けスケーラブル・スイッチ・FPGA IP ユーザーガイド
P タイル IP ユーザーガイド
- PCI Express 向け FPGA P タイル・Avalon・ストリーミング IP ユーザーガイド
- PCI Express 向け FPGA P タイル Avalon メモリーマップド (Avalon-MM) IP ユーザーガイド
- PCI Express 向けマルチチャネル DMA IP ユーザーガイド
- PCI Express* 向け AXI ストリーミング・FPGA IP
- PCI Express* 向けスケーラブル・スイッチ・FPGA IP ユーザーガイド
インテル® Agilex™ 5 デバイス
Stratix® 10 デバイス
P タイル・ユーザーガイド
- PCI Express 向けFPGA P タイル Avalon-ST ハード IP ユーザーガイド
- PCI Express 向けFPGA P タイルAvalonメモリーマップド IP ユーザーガイド
- PCI Express 向けマルチチャネル DMA IP ユーザーガイド
- PCI Express* 向けスケーラブル・スイッチ・FPGA IP ユーザーガイド
H タイル / L タイルのユーザーガイド
- PCI Express 向けマルチチャネル DMA IP ユーザーガイド
- PCI Express ソリューション向け Avalon メモリーマップド (Avalon-MM) Stratix® 10 ハード IP+ ユーザーガイド
- PCI Express 向けStratix® 10 H タイル / L タイル・Avalonメモリーマップド (AvalonMM) ハード IP ユーザーガイド
- PCI Express ソリューション向けStratix® 10 Avalonストリーミング (Avalon-ST) およびシングルルート I/O 仮想化 (SR-IOV) インターフェイス・ユーザーガイド
- Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド
Arria® 10 および Cyclone® 10 デバイス
- PCI Express 向けArria® 10 および Cyclone® 10 GX Avalon メモリーマップド (Avalon-MM) インターフェイス・ユーザーガイド
- PCI Express ソリューション向けArria® 10 または Cyclone® 10 GX Avalon メモリーマップド (Avalon-MM) DMA インターフェイス・ユーザーガイド
- PCI Express 向け Arria® 10 および Cyclone® 10 GX Avalon-ST インターフェイス ユーザーガイド
- SR-IOV PCIe ソリューション搭載Arria® 10 Avalonストリーミング (Avalon-ST) インターフェイス・ユーザーガイド
- Quartus® Prime プロ・エディション・ユーザーガイド・パーシャル・リコンフィグレーション
- Arria® 10 CvP 初期化と PCI Express を介したパーシャル・リコンフィグレーション・ユーザーガイド
デザイン例ユーザーガイド
Agilex™ 7 デバイス
F タイルのデザイン例ユーザーガイド
R タイルのデザイン例ユーザーガイド
P タイルのデザイン例ユーザーガイド
- PCI Express 向け FPGA P タイル・Avalon・ストリーミング (Avalon-ST) IP デザイン例ユーザーガイド
- PCI Express 向け FPGA P タイル Avalon メモリーマップド (Avalon-MM) IP デザイン例
- Multi Channel DMA for PCI Express IP デザイン例ユーザーガイド
インテル® Agilex™ 5 デバイス
Stratix® 10 デバイス
P タイルのデザイン例ユーザーガイド
- PCI Express 向け FPGA P タイル・Avalon・ストリーミング (Avalon-ST) IP デザイン例ユーザーガイド
- PCI Express 向け FPGA P タイル Avalon メモリーマップド (Avalon-MM) IP デザイン例
- Multi Channel DMA for PCI Express IP デザイン例ユーザーガイド
L/H タイルのデザイン例ユーザーガイド
- Multi Channel DMA for PCI Express IP デザイン例ユーザーガイド
- PCIe 向けStratix® 10 Avalonストリーミング (Avalon-ST) IP デザイン例ユーザーガイド
- Stratix® PCIe 向け 10 Avalon -MM ハード IP デザイン例ユーザーガイド
Arria® 10 および Cyclone® 10 デバイス
- Arria® 10 および Cyclone® 10 Avalon-ST PCIe ハード IP デザイン例ユーザーガイド
- PCIe 向け Arria® 10 および Cyclone® 10 Avalon-MM インターフェイス・デザイン例ユーザーガイド
IP リリースノート
Agilex™ 7 デバイス
- PCI Express IP コア向け P タイル IP リリースノート
- PCIe* 向け F タイル・Avalon®・ストリーミング・FPGA IP リリースノート
- PCI Express* IP コア向け R タイル FPGA IP リリースノート
- PCI Express IP 向けマルチチャネル DMA リリースノート
インテル® Agilex™ 5 デバイス
Stratix® 10 デバイス
- PCI Express IP コア向け L/H タイル ハード IP リリースノート
- PCI Express IP コア向け P タイル IP リリースノート
- PCI Express IP 向けマルチチャネル DMA リリースノート
Arria® 10 および Cyclone® 10 デバイス
トランシーバー・ネイティブ PHY IP コアを使用した PCI Express (PIPE) 向け PHY インターフェイス
トランシーバー・ネイティブ PHY IP コアを使用して PCIe* の物理層のみを実装し、ソフトロジックとして FPGA ファブリックに実装された残りのプロトコル層と統合することも可能です。このソフトロジックには、ご自分のデザインまたはサードパーティー製の IP を使用できます。
トランシーバー・ネイティブ PHY IP コアの詳細については、以下のユーザーガイドの PIPE の章を参照してください。
Stratix® 10 デバイス
Arria® 10 デバイス
Cyclone® 10 デバイス
リファレンス・デザイン
Agilex™ 7 デバイス
Stratix® 10 デバイス
- Gen3x16 Avalon-MM DMA と内部メモリー・リファレンス・デザイン (AN 881)
- Gen3x16 Avalon-MM DMA と外部メモリー (DDR4) リファレンス・デザイン (AN 881)
- Gen3x16 Avalon-MM DMA と HBM2 リファレンス・デザイン (AN 881)
- シミュレーション用に Avery BFM を使用する Gen3x16 (AN 811)
- Gen3x8 Avalon®-MM DMA と内部メモリー (Wiki)
- 外部 DDR3/DDR4 メモリーによる Gen3 x8 Avalon®-MM DMA (AN 829)
- インテル® Quartus® Prime 開発ソフトウェアの旧バージョン用 Gen3 x8 Avalon®-MM DMA (AN 690)
- PCI Express リファレンス・デザインに対する Gen3x8 パーシャル・リコンフィグレーション (AN 819)
Arria® 10 デバイス
- 外部 DDR3 メモリーによる Gen3 x8 Avalon®-MM DMA (AN 708)
- 内部メモリーによる Gen3 x8 Avalon®-MM DMA リファレンス・デザイン (AN 690)
- Avalon®-MM DMA デザインの実行方法パート 1 (ビデオ)
- Avalon®-MM DMA デザインの実行方法パート 2 (ビデオ)
- SoC ハードウェア・パーシャル・リコンフィグレーション
- 静的更新パーシャル・リコンフィグレーション・チュートリアル (Arria® 10 GX デバイスのみ) (AN 817)
- PCIe* による階層型パーシャル・リコンフィグレーション (AN 813)
- 階層型パーシャル・リコンフィグレーション・チュートリアル (Arria® 10 GX デバイスのみ) (AN 806)
- デザインのパーシャル・リコンフィグレーション (Arria® 10 GX デバイスのみ) (AN 797)
- PCIe* によるパーシャル・リコンフィグレーション (AN 784)
- MSI による PCIe* ルートポート (Gen2 x8 まで)
Cyclone® 10 デバイス
レガシーデバイス
開発キット
Stratix® V GX FPGA 開発キット
- PCIe AVMM (ダイレクト・メモリー・アクセス (DMA) および DDR3 メモリー・インターフェイス使用）
- AN708: 外部メモリーを使用した PCI Express DMA リファレンス・デザイン
Arria® V GT FPGA 開発キット
Arria® V GX スターターキット
Cyclone® V GT FPGA 開発キット
- PCIe AVMM (DMA あり、オンチップ・メモリー・インターフェイス)
- Gen2 x4 AVMM DMA - Cyclone® V
- PCIe AVMM (DMA あり、オンチップ・メモリー・インターフェイス) (Linux ドライバー)
- Gen2 x4 AVMM DMA - Arria® V
- Gen2 x4 AVMM DMA - Cyclone® V
PCIe (オンチップ・メモリー・インターフェイス使用) のリファレンス・デザイン
Stratix® V GX FPGA 開発キット
Arria® V GT FPGA 開発キット
Cyclone® V GT FPGA 開発キット
Stratix® IV GX FPGA デベロップメント・キット
Cyclone® IV GX FPGA開発キット
Arria® II GX FPGA デベロップメント・キット
他の PCIe に関する配布資料およびツール
Stratix® V GX FPGA 開発キット
3.IP の統合
該当する IP コア・ユーザーガイドの Getting Started (スタートガイド) や Physical Layout of Hard IP （ハード IP の物理的なレイアウト) の項を参照してください。また、詳細情報については、以下の資料も参照いただけます。
Agilex™ 7 デバイス
Stratix® 10 デバイス
- Stratix® L および H タイル・トランシーバー PHY ユーザーガイドの Stratix® 10 FPGA トランシーバーでの PCI Express (PIPE) の実装方法セクション
- AN 778: Stratix® 10 トランシーバー使用アプリケーション・ノート
Arria® 10 デバイス
Cyclone® 10 デバイス
その他の動画
タイトル |
詳細 |
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| FPGA P タイルの概要 | Agilex™ F シリーズおよび Stratix® 10 DX FPGAsは、PCI Express* Gen3 および Gen4 規格を実装する P タイル・トランシーバー・タイルとともにパッケージ化されています。このトレーニングは、P タイルを使用して高速インターフェイスを構築する方法を学ぶ最初のステップです。 |
| FPGA R タイルの概要 | 一部の Agilex™ 7 FPGAsは、PCI Express* 規格 Gen3、Gen4、Gen5 を実装する R タイル・トランシーバー・タイルとともにパッケージ化されています。このトレーニングは、R タイルを使用して高速インターフェイスを構築する方法を学ぶための最初のステップです。 |
PCIe プロトコルを使用して Arria® 10 デバイスを構成する方法について説明します。 |
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Arria® 10 デバイスにおける PCIe Avalon-MM マスター DMA リファレンス・デザイン (パート 1) |
このビデオ (パート 1) では、Linux および Windows 両方のオペレーティング・システム上で、Arria® 10 デバイスの PCIe Avalon メモリー・マップド (Avalon-MM) DMA リファレンス・デザイン・ハードウェアを設定する方法を学びます。 |
Arria®10 デバイスにおける PCIe Avalon-MM マスター DMA リファレンス・デザイン (パート 2) |
このビデオ (パート2) では、Linux および Windows 両方のオペレーティング・システム上で、Arria® 10 デバイスの PCIe Avalon メモリー・マップド DMA リファレンス・デザイン・ハードウェアを設定する方法を学びます。 |
5.デバッグ
Intellectual Property (IP) コア・リリースノート
Agilex™ 7 デバイス
Stratix® 10 デバイス
- Stratix® 10 PCI Express IP 向けマルチチャネル DMA リリースノート
- PCI Express IP コア向け L/H タイル ハード IP リリースノート
- PCI Express IP コア向け P タイル IP リリースノート
Arria® 10 および Cyclone® 10 デバイス
フォルトツリー解析ガイド
FPGA リソース配置ガイドライン
PCIe-SIG インテグレーターのリスト
詳細については、次のリソースを検索してください: ドキュメント、 トレーニング・コース、 ビデオ、 デザイン例、 ナレッジベース。