PCI Express* IP サポートセンター

1.デバイスの選択

インテル® FPGA デバイスファミリー

インテル® FPGAs 向けの PCIe サポートを理解するには、ハード PCI Express IP ブロック数とデバイス構成と機能サポートに関するPCIe* 向け インテル® FPGA IP ページの表を参照してください。

表にあるデバイスを比較し、PCIe システム実装に適したデバイスを選択できます。

• 対応デバイスとハード PCIe IP ブロックナンバー表
• デバイス構成と機能サポート表

2.ユーザーガイドとリファレンス・デザイン

ユーザーガイド

PCIe* IP ソリューションには、業界のテクノロジーをリードするインテルの PCIe* ハード・プロトコル・スタック (トランザクション層およびデータリンク層が含まれる) とハード化された物理層 (フィジカル・メディア・アタッチメント (PMA) およびフィジカル・コーディング・サブレイヤー (PCS) が含まれる) が使用されています。インテルの PCIe IP には、ダイレクト・メモリー・アクセス (DMA) エンジンやシングル・ルート I/O バーチャライゼーション (SR-IOV) などのオプションのブロックも含まれています。詳細については、次のユーザーガイドを参照してください。

IP ユーザーガイド

Intel Agilex® 7 デバイス

F タイル IP ユーザーガイド

• PCI Express 向けインテル® FPGA F タイル Avalon® ストリーミング IP ユーザーガイド

R タイル IP ユーザーガイド

• PCI Express 向けインテル® FPGA R タイル Avalon® ストリーミング IP ユーザーガイド

P タイル IP ユーザーガイド

• PCI Express 向けインテル® FPGA P タイル Avalon® ストリーミング IP ユーザーガイド
  
• PCI Express 向けインテル® FPGA P タイル Avalon® メモリーマップド (Avalon-MM) IP ユーザーガイド
• PCI Express 向けマルチチャネル DMA IP ユーザーガイド

インテル® Stratix® 10 デバイス

P タイル・ユーザーガイド

• PCI Express 向けインテル® FPGA P タイル Avalon-ST ハード IP ユーザーガイド
• PCI Express 向けインテル® FPGA P タイル Avalon® メモリーマップド IP ユーザーガイド
• PCI Express 向けマルチチャネル DMA IP ユーザーガイド

H タイル / L タイルのユーザーガイド

• PCI Express 向けマルチチャネル DMA IP ユーザーガイド
  
• PCI Express ソリューション向け Avalon® メモリーマップド (Avalon-MM) インテル® Stratix® 10 ハード IP+ ユーザーガイド
• PCI Express 向けインテル® Stratix® 10 H タイル / L タイル・メモリーマップド (AvalonMM) ハード IP ユーザーガイド
• インテル® Stratix® 10 Avalon® ストリーミング (Avalon®-ST) と PCI Express ソリューション向けシングルルート I/O バーチャライゼーション (SR-IOV) インターフェイス・ユーザーガイド
• インテル® Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

インテル® Arria® 10 およびインテル® Cyclone® 10 デバイス

ユーザーガイド

• PCI Express 向けインテル® Arria® 10 およびインテル® Cyclone® 10 GX Avalon® メモリーマップド (Avalon-MM) インターフェイス・ユーザーガイド
  
• PCI Express ソリューション向けインテル® Arria® 10 またはインテル® Cyclone® 10 GX Avalon® メモリーマップド (Avalon-MM) DMA インターフェイス・ユーザーガイド
• PCI Express 向けインテル® Arria® 10 およびインテル® Cyclone® 10 GX Avalon-ST インターフェイス ・ユーザーガイド
• SR-IOV PCIe ソリューションを使ったインテル® Arria® 10 Avalon ストリーミング (Avalon-ST) インターフェイス・ユーザーガイド
• インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ユーザーガイド・パーシャル・リコンフィグレーション
• インテル® Arria® 10 CvP 初期化と PCI Express を介したパーシャル・リコンフィグレーション・ユーザーガイド

デザイン例ユーザーガイド

Intel Agilex® 7 デバイス

F タイルのデザイン例ユーザーガイド

• PCI Express 向けインテル® FPGA F タイル Avalon® ストリーミング (Avalon-ST) IP デザイン例ユーザーガイド

R タイルのデザイン例ユーザーガイド

• PCI Express 向けインテル® FPGA R タイル Avalon® ストリーミング (Avalon-ST) IP デザイン例ユーザーガイド
  

P タイルのデザイン例ユーザーガイド

• PCI Express 向けインテル® FPGA P タイル Avalon® ストリーミング (Avalon-ST) IP デザイン例ユーザーガイド
  
• PCI Express 向けインテル® FPGA P タイル Avalon® メモリーマップド (Avalon-MM) IP デザイン例
• Multi Channel DMA for PCI Express IP デザイン例ユーザーガイド

インテル® Stratix® 10 デバイス

P タイルのデザイン例ユーザーガイド

• PCI Express 向けインテル® FPGA P タイル Avalon® ストリーミング (Avalon-ST) IP デザイン例ユーザーガイド
  
• PCI Express 向けインテル® FPGA P タイル Avalon® メモリーマップド (Avalon-MM) IP デザイン例
• Multi Channel DMA for PCI Express IP デザイン例ユーザーガイド

L/H タイルのデザイン例ユーザーガイド

• Multi Channel DMA for PCI Express IP デザイン例ユーザーガイド
  
• PCIe 向けインテル® Stratix® 10 Avalon® ストリーミング (Avalon-ST) IP デザイン例ユーザーガイド
• PCIe 向けインテル® Stratix 10 Avalon® -MM ハード IP デザイン例ユーザーガイド

インテル® Arria® 10 およびインテル® Cyclone® 10 デバイス

ユーザーガイド

• インテル® Arria® 10 および PCIe 向けインテル® Cyclone® 10 Avalon®-ST ハード IP デザイン例ユーザーガイド
• PCIe 向けインテル® Arria® 10 およびインテル® Cyclone® 10 Avalon-MM インターフェイス・デザイン例ユーザーガイド

IP リリースノート

Intel Agilex® 7 デバイス

• PCI Express IP コア向け P タイル IP リリースノート
  
• PCI Express IP 向けマルチチャネル DMA リリースノート

インテル® Stratix® 10 デバイス

• PCI Express IP コア向け L/H タイル ハード IP リリースノート
  
• PCI Express IP コア向け P タイル IP リリースノート
• PCI Express IP 向けマルチチャネル DMA リリースノート

インテル® Arria® 10 およびインテル® Cyclone® 10 デバイス

• PCI Express IP コア向けインテル® Arria® 10 およびインテル® Cyclone® 10 ハード IP リリースノート
  

インテル® トランシーバー・ネイティブ PHY IP コアを使用した PCI Express* (PIPE) 向け PHY インターフェイス

トランシーバー・ネイティブ PHY IP コアを使用して PCIe* の物理層のみを実装し、ソフトロジックとして FPGA ファブリックに実装された残りのプロトコル層と統合することも可能です。このソフトロジックには、ご自分のデザインまたはサードパーティー製の IP を使用できます。

トランシーバー・ネイティブ PHY IP コアの詳細については、以下のユーザーガイドの PIPE の章を参照してください。

インテル® Stratix® 10 デバイス

• L タイル / H タイル・トランシーバー PHY ユーザーガイド
  

インテル® Arria® 10 デバイス

• トランシーバー PHY ユーザーガイド
  

インテル® Cyclone® 10 デバイス

• GX トランシーバー PHY ユーザーガイド
  

リファレンス・デザイン

インテル® Stratix® 10 デバイス

• Gen3x16 Avalon-MM DMA と内部メモリー・リファレンス・デザイン (AN 881)
  
• Gen3x16 Avalon-MM DMA と外部メモリー (DDR4) リファレンス・デザイン (AN 881)
• Gen3x16 Avalon-MM DMA と HBM2 リファレンス・デザイン (AN 881)
• シミュレーション用に Avery BFM を使用する Gen3x16 (AN 811)
• Gen3x8 Avalon®-MM DMA と内部メモリー (Wiki)
• 外部 DDR3/DDR4 メモリーによる Gen3 x8 Avalon®-MM DMA (AN 829)
• インテル® Quartus® Prime 開発ソフトウェアの旧バージョン用 Gen3 x8 Avalon®-MM DMA (AN 690)
• PCI Express リファレンス・デザインに対する Gen3x8 パーシャル・リコンフィグレーション (AN 819)

インテル® Arria® 10 デバイス

• 外部 DDR3 メモリーによる Gen3 x8 Avalon®-MM DMA (AN 708)
  
• 内部メモリーによる Gen3 x8 Avalon®-MM DMA リファレンス・デザイン (AN 690)
• Avalon®-MM DMA デザインの実行方法パート 1 (ビデオ)
• Avalon®-MM DMA デザインの実行方法パート 2 (ビデオ)
• SoC ハードウェア・パーシャル・リコンフィグレーション
• 静的更新パーシャル・リコンフィグレーション・チュートリアル (インテル® Arria® 10 GX デバイスのみ) (AN 817)
• PCIe* による階層型パーシャル・リコンフィグレーション (AN 813)
• 階層型パーシャル・リコンフィグレーション・チュートリアル (インテル® Arria® 10 GX デバイスのみ) (AN 806)
• デザインのパーシャル・リコンフィグレーション (インテル® Arria® 10 GX デバイスのみ) (AN 797)
• PCIe* によるパーシャル・リコンフィグレーション (AN 784)
• MSI による PCIe* ルートポート (Gen2 x8 まで)

インテル® Cyclone® 10 デバイス

• Gen2 x4 DMA リファレンス・デザイン (インテル® Cyclone® 10 GX デバイス) (AN 855)
  

インテルのレガシーデバイス

• レガシーデバイス向けの DMA リファレンス・デザイン (AN 456)

開発キット

Stratix® V GX FPGA 開発キット

• PCIe AVMM (ダイレクト・メモリー・アクセス (DMA) および DDR3 メモリー・インターフェイス使用）
• AN708

Arria® V GT FPGA 開発キット

• PCIe AVMM (DMA あり、オンチップ・メモリー・インターフェイス)
• FPGA Wiki

Arria® V GX スターターキット

• PCIe AVMM (DMA あり、オンチップ・メモリー・インターフェイス)

Cyclone® V GT FPGA 開発キット

• PCIe AVMM (DMA あり、オンチップ・メモリー・インターフェイス)
• FPGA Wiki
• PCIe AVMM (DMA あり、オンチップ・メモリー・インターフェイス) (Linux ドライバー)
• FPGA Wiki (AV)
• FPGA Wiki (CV)

PCIe (オンチップ・メモリー・インターフェイス使用) のリファレンス・デザイン
Stratix® V GX FPGA 開発キット

• PCIe AVST およびオンチップ・メモリー・インターフェイス
• AN456

Arria® V GT FPGA 開発キット

• PCIe AVST およびオンチップ・メモリー・インターフェイス

Cyclone® V GT FPGA 開発キット

• PCIe AVST およびオンチップ・メモリー・インターフェイス

Stratix® IV GX FPGA 開発キット

• PCIe AVST およびオンチップ・メモリー・インターフェイス

Cyclone® IV GX FPGA 開発キット

• PCIe AVST およびオンチップ・メモリー・インターフェイス

Arria® II GX FPGA 開発キット

• PCIe AVST およびオンチップ・メモリー・インターフェイス

他の PCIe に関する配布資料およびツール

• FPGA Wiki

Stratix® V GX FPGA 開発キット

• 強化された PCIe IP (Gen1x8) 向けトランシーバー・ツールキット
• 強化された PCIe IP (Gen2x8) 向けトランシーバー・ツールキット
• 強化された PCIe IP (Gen3x8) 向けトランシーバー・ツールキット

関連情報

• パーシャル・リコンフィグレーションを示すインテル® Arria® 10 SoC ハードウェア・リファレンス・デザイン
• リモート・システム・アップデート (英語)
• リモート・システム・デバッグ (英語)
• インテル® FPGA Wiki - 検索リスト

3.IP の統合

該当する IP コア・ユーザーガイドの Getting Started (スタートガイド) や Physical Layout of Hard IP （ハード IP の物理的なレイアウト) の項を参照してください。また、詳細情報については、以下の資料も参照いただけます。

インテル® Stratix® 10 デバイス

• インテル® Stratix® L および H タイル・トランシーバー PHY ユーザーガイドの、インテル® Stratix® 10 FPGA トランシーバーでPCI Express (PIPE) の実装方法セクション
  
• AN 778: インテル® Stratix® 10 トランシーバー使用アプリケーション・ノート

インテル® Arria® 10 デバイス

• インテル® Arria® 10 EPGA トランシーバー PHY ユーザーガイドの、インテル® Arria® 10 トランシーバーでの PCI Express (PIPE) の実装方法セクション
  

インテル® Cyclone® 10 デバイス

• インテル® Cyclone® 10 GX FPGA トランシーバー PHY ユーザーガイドの、インテル® Cyclone® 10 GX FPGAトランシーバーでの PCI Express (PIPE) の実装方法セクション
  

4.トレーニング・コースおよびビデオ

トレーニング・コース

• PCIeトレーニング・コース

5.デバッグ

Intellectual Property (IP) コア・リリースノート

Intel Agilex® 7 デバイス

• PCI Express IP コア向け P タイル IP リリースノート
  
• PCI Express IP 向けマルチチャネル DMA リリースノート

インテル® Stratix® 10 デバイス

• PCI Express IP 向けインテル® Stratix® 10 マルチチャネル DMA リリースノート
  
• PCI Express IP コア向け L/H タイル ハード IP リリースノート
• PCI Express IP コア向け P タイル IP リリースノート

インテル® Arria® 10 およびインテル® Cyclone® 10 デバイス

• PCI Express IP コア向けインテル® Arria® 10 およびインテル® Cyclone® 10 ハード IP リリースノート
  

フォルトツリー解析ガイド

• インテル® Arria® 10 デバイス PCI Express* ソリューション向けフォルトツリー解析ガイド

ナレッジベース・ソリューション

• ナレッジベースを検索 (インテル® Agilex™ デバイス)
• ナレッジベースを検索 (インテル® Stratix® 10 デバイス)
  
• ナレッジベースを検索 (インテル® Arria® 10 デバイス)
• ナレッジベースを検索 (インテル® Cyclone® 10 デバイス)

FPGA リソース配置ガイドライン

• AN 778: インテル® Stratix® 10 トランシーバー使用アプリケーション・ノート

6.関連情報

インテル® Stratix® 10 デバイスへの移行

• Avalon®-MM および Avalon®-MM DMA インターフェイス向け、インテル® Arria® 10 からインテル® Stratix® 10 デバイスへの移行 (AN 790)
  
• Avalon® ストリーミング・インターフェイス向け、インテル® Stratix® 10 デバイスへの移行 (AN 791)

PCIe-SIG インテグレーターのリスト

• PCIe 規格向けインテル® FPGA 製品
• PCIe 規格向けのインテル® 非プログラマブル製品